自制AVR串口仿真器資料，用M16試制成功，仿真軟件AVRSTUDIO，串口線要按圖短接，速度較慢但能用成本低
標簽： AVR 串口 仿真器
上傳時間： 2016-09-16
上傳用戶：bcjtao
本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計，包括偶數分頻、非 50％占空比和 50％占空比的奇數分頻、半整數 （N+0.5）分頻、小數分頻、分數分頻以及積分分頻。所有實現均可 通過 Synplify Pro 或 FPGA 生產廠商的綜合器進行綜合，形成可使 用的電路，并在 ModelSim 上進行驗證。
標簽： FPGA CPLD VHDL 分頻器
上傳時間： 2013-12-15
上傳用戶：從此走出陰霾
FIQ有FIQ_PWM、FIQ_TMA和FIQ_TMB三個中斷源,當定時器A或B計滿溢出時產生中斷請求信號TA_TIMEOUT_INT或TA_TIMEOUT_INT,CPU響應后進入中斷執行相應的子程序控制二極管發光。A口的低四位接LED燈，B口的低四位接LED燈.
標簽： TA_TIMEOUT_INT FIQ_PWM FIQ_TMA FIQ_TMB
上傳時間： 2013-12-11
上傳用戶：鳳臨西北
說明：des算法的實現代碼 */ 能夠實現56位或56*n密鑰的des算法，可以通過該程序提供的接 進行數據的加密，保證數據在傳送過程的安全性
標簽： des 算法 56 代碼
上傳時間： 2014-07-26
上傳用戶：huannan88
7段數碼顯示譯碼器設計7段數碼是純組合電路，通常的小規模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數字系統中的數據處理和運算都是二進制的，所以輸出表達都是十六進制的，為了滿足十六進制數的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實現。例子作為七段譯碼器，輸出信號LED7S的7位分別接數碼管的7個段，高位在左，低位在右。例如當LED7S輸出為“1101101”時，數碼管的7個段g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發亮，于是數碼管顯示“5”。
標簽： 數碼顯示 數碼 譯碼器 組合電路
上傳時間： 2014-01-26
上傳用戶：1427796291
作品簡介:基于51單片機的信號發送器,理論距離是3000米,實際受到現實的干擾,信號發送距離降縮短到1500米以上.可以配備多個接收器,實現多機通訊. 作品作用:例如手動輸入A,B,C,D 80個不同的信號,啟動發送,那么配備的多個接收器能接收到這80個信號.
標簽： 3000 1500 信號 80
上傳時間： 2013-12-24
上傳用戶：zhengjian
lm2576S-5 電壓變頻器，經典電路接發
標簽： 2576 lm 電壓 變頻器
上傳時間： 2014-01-15
上傳用戶：familiarsmile
先進PID:Smith預估器純滯后補償，通過與PID控制器并接，來抵消實測滯后的影響
標簽： Smith PID 補償
上傳時間： 2016-12-04
上傳用戶：eclipse
該模塊為分頻器，將1KHZ的時鐘頻率分頻成每分鐘一次的時鐘頻率 事實上，該源碼可以實現任意整數的分頻，主要讓N的值設置好相應的數字
標簽： 模塊 分頻器
上傳時間： 2013-12-30
上傳用戶：xlcky
該編輯器既可以編輯圖表模塊，又可以編輯原理圖 ! 圖表模塊編輯是主要的頂層設計的主要方法 ! 原理圖編輯是傳統的設計輸入方法 ! 用戶可以利用加入Quartus II 提供的LPMs，宏功能等涵數 以及用戶自己的庫涵數來設計 ! 提供“智能”的模塊鏈接和映射
標簽： 編輯器 編輯 圖表 模塊
上傳時間： 2014-01-16
上傳用戶：yulg
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