本文主要考慮用單片機(jī)來(lái)實(shí)現(xiàn)公交車輛的自動(dòng)考核與報(bào)站。文中介紹了系統(tǒng)設(shè)計(jì)的基本思路，詳細(xì)設(shè)計(jì)分硬件和軟件兩方面，硬件主要包括：最小系統(tǒng)、顯示部分電路、計(jì)數(shù)部分電路和語(yǔ)音電路等。軟件部分介紹了主要
上傳時(shí)間： 2013-06-21
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本標(biāo)準(zhǔn)規(guī)定了繪制各種電氣圖用的圖形符號(hào)總則電氣圖用圖形符號(hào)國(guó)家標(biāo)準(zhǔn)包括以下個(gè)部分總則符號(hào)要素限定符號(hào)和常用的其他符號(hào)導(dǎo)線和連接器件無(wú)源元件半導(dǎo)體管和電子
上傳時(shí)間： 2013-05-19
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隨著微處理器技術(shù)與信息技術(shù)的不斷發(fā)展，嵌入式系統(tǒng)的應(yīng)用也進(jìn)入到國(guó)防、工業(yè)、能源、交通以及日常生活中的各個(gè)領(lǐng)域。嵌入式系統(tǒng)的軟件核心是嵌入式操作系統(tǒng)。然而，國(guó)內(nèi)在嵌入式系統(tǒng)軟件開發(fā)上有很多困難，主要有：國(guó)外成熟的RTOS大都價(jià)格昂貴并且不公開源代碼，用好這些操作系統(tǒng)需對(duì)計(jì)算機(jī)體系結(jié)構(gòu)有深刻理解。針對(duì)以上問題，免費(fèi)公開源代碼的嵌入式操作系統(tǒng)就倍受矚目了，μC/OS-II就是其中之一。μC/OS-II是面向中小型應(yīng)用的、基于優(yōu)先級(jí)的可剝奪嵌入式實(shí)時(shí)內(nèi)核，其特點(diǎn)是小巧、性能穩(wěn)定、可免費(fèi)獲得源代碼。 本文在深入研究μC/OS-II內(nèi)核基礎(chǔ)上，將其運(yùn)用于實(shí)際課題，完成了基于ARM架構(gòu)的μC/OS-II移植及實(shí)時(shí)同步交流采樣的誤差補(bǔ)償研究。本文主要工作內(nèi)容和研究成果如下： 1.剖析了μC/OS-II操作系統(tǒng)內(nèi)核，重點(diǎn)研究了μC/OS-II內(nèi)核的任務(wù)管理與調(diào)度算法機(jī)理，得出了μC/OS-II內(nèi)核優(yōu)點(diǎn)：任務(wù)調(diào)度算法簡(jiǎn)潔、高效、實(shí)時(shí)性較好(與Linux相比)。 2.介紹了ARM9體系架構(gòu)，重點(diǎn)講敘了MMU(存儲(chǔ)管理單元)功能。為了提高交流采樣系統(tǒng)的取指令和讀數(shù)據(jù)速度，成功將MMU功能應(yīng)用于本嵌入式系統(tǒng)中。 3.完成了μC/OS-II操作系統(tǒng)在目標(biāo)板上的移植，主要用匯編語(yǔ)言編寫了啟動(dòng)代碼、開關(guān)中斷、任務(wù)切換和首次任務(wù)切換等函數(shù)。 4.針對(duì)國(guó)內(nèi)外提出的同步交流采樣誤差補(bǔ)償算法的局限性，本文從理論上對(duì)同步交流采樣的準(zhǔn)確誤差進(jìn)行了研究，并嘗試根據(jù)被測(cè)信號(hào)周期的首尾過零點(diǎn)的三角形相似法，求出誤差參數(shù)并對(duì)誤差進(jìn)行補(bǔ)償。此外，考慮到采樣周期△T不均勻，經(jīng)多次采樣后會(huì)產(chǎn)生累積誤差，本文也給出了采樣周期△T的優(yōu)化算法。 5.完成了系統(tǒng)硬件設(shè)計(jì)，并根據(jù)補(bǔ)償算法和△T優(yōu)化法則，編寫了相應(yīng)采樣驅(qū)動(dòng)和串口驅(qū)動(dòng)。最后對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行了分析和比較，得出重要結(jié)論：該補(bǔ)償算法實(shí)現(xiàn)簡(jiǎn)單，計(jì)算機(jī)工作量小，精度較高。
標(biāo)簽： ARM COS 架構(gòu) 交流采樣
上傳時(shí)間： 2013-04-24
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地鐵信號(hào)設(shè)備中輸入輸出設(shè)備是信號(hào)邏輯和現(xiàn)場(chǎng)設(shè)備之間的接口，有著四高（高安全，高可靠，高可維護(hù)，高可用）要求，目前信號(hào)系統(tǒng)廠家的傳統(tǒng)做法是整個(gè)信號(hào)系統(tǒng)產(chǎn)品由一家公司來(lái)完成，可是隨著技算機(jī)技術(shù)的快速發(fā)展，邏輯部份目前已可以采用通用COTS產(chǎn)品，而輸入輸出部分還是需要各個(gè)信號(hào)廠家自己設(shè)計(jì)和生產(chǎn)，因此設(shè)計(jì)出一款通用型的輸入輸出控制器已成地鐵行業(yè)的發(fā)展方向。 為了滿足以上要求，本文從實(shí)際應(yīng)用角度出發(fā)，使信號(hào)系統(tǒng)的產(chǎn)品更加的開放透明，設(shè)計(jì)出基于ARM的地鐵用安全型的智能I/O，從而使信號(hào)系統(tǒng)設(shè)計(jì)可以方便地和現(xiàn)場(chǎng)信號(hào)設(shè)備接口。 在硬件上采用冗余設(shè)計(jì)，以ARM為主處理器，整個(gè)系統(tǒng)無(wú)單點(diǎn)硬件故障，采集部分采用動(dòng)態(tài)異或輸入設(shè)計(jì)，驅(qū)動(dòng)部分采用安全驅(qū)動(dòng)設(shè)計(jì)。 基于ARM的地鐵用安全智能I/O嚴(yán)格遵循歐洲鐵路信號(hào)產(chǎn)品的標(biāo)準(zhǔn)，使系統(tǒng)的安全性，可靠性，可用性和可維護(hù)性有了充分的保障。 本文主要介紹了地鐵用安全型智能I/O控制器的設(shè)計(jì)和實(shí)現(xiàn)，包括設(shè)計(jì)思想，具體實(shí)施，硬件和軟件的設(shè)計(jì)等。
上傳時(shí)間： 2013-06-12
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萬(wàn)用表檢修彩色電視機(jī)開關(guān)電源，可以輕松學(xué)會(huì)維修電視機(jī)
標(biāo)簽： 萬(wàn)用表 檢修 彩色電視機(jī) 開關(guān)電源
上傳時(shí)間： 2013-08-02
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JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個(gè)復(fù)雜編碼系統(tǒng),目前為止的軟件實(shí)現(xiàn)方案的執(zhí)行時(shí)間和所需的存儲(chǔ)量較大,若想將JPEG2000應(yīng)用于實(shí)際中,有著較大的困難,而用硬件電路實(shí)現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時(shí)間,因而具有重要的意義.本文首先簡(jiǎn)單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對(duì)算術(shù)編碼的原理及實(shí)現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實(shí)現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案.最后使用硬件描述語(yǔ)言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(jí)(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時(shí)鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計(jì)的硬件算術(shù)編碼器與實(shí)現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時(shí)間縮短了30﹪左右.因而本文的研究對(duì)于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實(shí)際應(yīng)用有著重要的意義.
標(biāo)簽： JPEG 2000 FPGA 算術(shù)編碼
上傳時(shí)間： 2013-05-16
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本文首先在介紹多用戶檢測(cè)技術(shù)的原理以及系統(tǒng)模型的基礎(chǔ)上，對(duì)比分析了幾種多用戶檢測(cè)算法的性能，給出了算法選擇的依據(jù)。為了同時(shí)克服多址干擾和多徑干擾，給出了融合多用戶檢測(cè)與分集合并技術(shù)的接收機(jī)結(jié)構(gòu)。 接著，針對(duì)WCDMA反向鏈路信道結(jié)構(gòu)，介紹了擴(kuò)頻使用的OVSF碼和擾碼，分析了擾碼的延時(shí)自相關(guān)特性和互相關(guān)特性，指出了存在多址干擾和多徑干擾的根源。在此基礎(chǔ)上，給出了解相關(guān)檢測(cè)器的數(shù)學(xué)公式推導(dǎo)和結(jié)構(gòu)框圖，并仿真研究了用戶數(shù)、擴(kuò)頻比、信道估計(jì)精度等參數(shù)對(duì)系統(tǒng)性能的影響。 常規(guī)的干擾抵消是基于chip級(jí)上的抵消，需要對(duì)用戶信號(hào)重構(gòu)，因此具有較高的復(fù)雜度。在解相關(guān)檢測(cè)器的基礎(chǔ)上，衍生出符號(hào)級(jí)上的干擾抵消。通過仿真，給出了算法中涉及的干擾抑制控制權(quán)值、干擾抵消級(jí)數(shù)等參數(shù)的最佳取值，并進(jìn)行了算法性能比較。仿真結(jié)果驗(yàn)證了該算法的有效性。 最后，介紹了WCDMA系統(tǒng)移動(dòng)臺(tái)解復(fù)用技術(shù)的硬件實(shí)現(xiàn)，在FPGA平臺(tái)上分別實(shí)現(xiàn)了與基站和安捷倫8960儀表的互聯(lián)互通。
標(biāo)簽： WCDMA FPGA 多用戶檢測(cè) 下行鏈路
上傳時(shí)間： 2013-07-29
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隨著電信數(shù)據(jù)傳輸對(duì)速率和帶寬的要求變得越來(lái)越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長(zhǎng),無(wú)法滿足特定客戶對(duì)高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對(duì)延遲64ms,通過鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對(duì)齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語(yǔ)言設(shè)計(jì),通過前仿真和后仿真的驗(yàn)證.以30萬(wàn)門的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿足設(shè)計(jì)要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計(jì)
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隨著安全通信數(shù)據(jù)速率的提高,關(guān)鍵數(shù)據(jù)加密算法的軟件實(shí)施成為重要的系統(tǒng)瓶頸.基于FPGA的高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力,并且可以達(dá)到所要求的加密處理性能(每秒的SSL或RSA運(yùn)算次數(shù))基準(zhǔn).網(wǎng)絡(luò)的迅速發(fā)展,對(duì)安全性的需要變得越來(lái)越重要.然而,盡管網(wǎng)絡(luò)技術(shù)進(jìn)步很快,安全性問題仍然相對(duì)落后.由于FPGA所提供的設(shè)計(jì)優(yōu)勢(shì),特別是新的高速版本,網(wǎng)絡(luò)系統(tǒng)設(shè)計(jì)人員可以在這些網(wǎng)絡(luò)設(shè)備中經(jīng)濟(jì)地實(shí)現(xiàn)安全性支持.FPGA是實(shí)現(xiàn)設(shè)計(jì)靈活性和功能升級(jí)的關(guān)鍵,對(duì)于容錯(cuò)、IPSec協(xié)議和系統(tǒng)接口問題而言這兩點(diǎn)非常重要.而且,FPGA還為網(wǎng)絡(luò)系統(tǒng)設(shè)計(jì)人員提供了適應(yīng)不同安全處理功能以及隨著安全技術(shù)的發(fā)展方便地增加對(duì)新技術(shù)支持的能力.標(biāo)準(zhǔn)加密/解決以及認(rèn)證算法,如RC-4、DES、三次DES、MD-5以及安全哈希算法-1(SHA-1)被廣泛用于全球網(wǎng)絡(luò)安全系統(tǒng)中.本文介紹了基于PCI總線的加密卡的研制,硬件板卡的結(jié)構(gòu),著重論述了加密卡上加密模塊的實(shí)現(xiàn),即用FPGA實(shí)現(xiàn)3DES及IDEA、MD5算法的過程,加密卡的工作原理,加密卡中多種密碼算法的配置原理,最后對(duì)3DES算法及IDEA、MD5算法的實(shí)現(xiàn)進(jìn)行仿真,并繪制了板卡的原理圖,對(duì)PCI接口原理進(jìn)行了闡述.在論文中,首先闡述了數(shù)據(jù)加密原理.介紹了數(shù)據(jù)加密的算法和數(shù)據(jù)加密的技術(shù)發(fā)展趨勢(shì),并重點(diǎn)說(shuō)明了3DES的算法.由于加密卡的生存空間在于其高速的加密性能與便捷的使用方式,所以,我們的加密卡采用的是基于PCI插槽的結(jié)構(gòu),遵從的是PCI2.2規(guī)范,理解并掌握PCI總線的規(guī)范是了解整個(gè)系統(tǒng)的重要一環(huán),本文講述了PCI總線的特點(diǎn)和性能,以及總線的信號(hào).由于遵從高速性的要求,我們?cè)谟布x型的時(shí)候,選用的是TI公司高速DSP T M S 3 2 0 C 5 4 x:T I公司新推出的T M S 3 2 0 C 6 x系列D S P功能強(qiáng),速度也非常快,但目前價(jià)格仍然太高,不適合一般加解密使用.而TMS3 2 0 C 5 4 x系列具有性能適中,價(jià)格低廉,產(chǎn)品成熟等特點(diǎn),是較好的選擇.FPGA選用的XILINX公司的XC2V3000,在隨后的文章中,我們將會(huì)對(duì)這些器件特性做相應(yīng)說(shuō)明.并由此得出電路原理圖的繪制.文章的重點(diǎn)之一在于3DES算法及IDEA、MD5算法的FPGA實(shí)現(xiàn),以Xilinx公司VIRTEXII結(jié)構(gòu)的VXC2V3000為例,闡述用FPGA高速實(shí)現(xiàn)3DES算法及IDEA、MD5算法的設(shè)計(jì)要點(diǎn)及關(guān)鍵部分的設(shè)計(jì).
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ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對(duì)T的控制端的不同配置來(lái)實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語(yǔ)言,通過轉(zhuǎn)換為相應(yīng)的VHDL語(yǔ)言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語(yǔ)言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽： FPGA 可重構(gòu) 通訊 糾錯(cuò)
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