FPGA開(kāi)發(fā)板上寫(xiě)的Verilog代碼：\r\n功能是從電腦端發(fā)送一個(gè)字節(jié)，然后把它接收回來(lái)。\r\n
標(biāo)簽： Verilog FPGA 開(kāi)發(fā)板 代碼
上傳時(shí)間： 2013-08-15
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:針對(duì)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片的特點(diǎn),研究FPGA中雙向端口I/O的設(shè)計(jì),同時(shí)給出仿真初始化雙向端口I/O的方法。采用這種雙向端口的設(shè)計(jì)方法,選用Xilinx的Spartan2E芯片設(shè)計(jì)一個(gè)多通道圖像信號(hào)處理系統(tǒng)。
標(biāo)簽： FPGA 雙向端口
上傳時(shí)間： 2013-08-17
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真序擴(kuò)頻通信系統(tǒng)的SYSTEMVIEW信真及其FPGA實(shí)現(xiàn)發(fā)送端設(shè)計(jì)
標(biāo)簽： SYSTEMVIEW FPGA 發(fā)送
上傳時(shí)間： 2013-08-28
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cpld與單片機(jī)8051的通信的設(shè)計(jì)方法 以及cpld和單片機(jī)的端口對(duì)應(yīng)
標(biāo)簽： cpld 8051 單片機(jī) 通信
上傳時(shí)間： 2013-09-01
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FPGAadvantage61Crack.rar is for MentorGraphics高端設(shè)計(jì)工具FPGAAdvantage
標(biāo)簽： FPGAAdvantage 高端 設(shè)計(jì)工具
上傳時(shí)間： 2013-09-03
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Allegro 里面如何在端接匹配的情況下調(diào)等長(zhǎng)線
標(biāo)簽： Allegro 端接 等長(zhǎng)線
上傳時(shí)間： 2013-09-06
上傳用戶：gdgzhym
圖1所示電路可將高頻單端輸入信號(hào)轉(zhuǎn)換為平衡差分信號(hào)，用于驅(qū)動(dòng)16位10 MSPS PulSAR® ADC AD7626。該電路采用低功耗差分放大器ADA4932-1來(lái)驅(qū)動(dòng)ADC，最大限度提升AD7626的高頻輸入信號(hào)音性能。此器件組合的真正優(yōu)勢(shì)在于低功耗、高性能
標(biāo)簽： MSPS 7626 ADC AD
上傳時(shí)間： 2013-10-21
上傳用戶：佳期如夢(mèng)
帶有異步復(fù)位端的D觸發(fā)器#2
標(biāo)簽： 異步復(fù)位 D觸發(fā)器
上傳時(shí)間： 2014-12-23
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本設(shè)計(jì)通過(guò)采用分割電容陣列對(duì)DAC進(jìn)行優(yōu)化，在減小了D/A轉(zhuǎn)換開(kāi)關(guān)消耗的能量、提高速度的基礎(chǔ)上，實(shí)現(xiàn)了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre 工具進(jìn)行仿真，仿真結(jié)果表明，設(shè)計(jì)的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D 轉(zhuǎn)換的要求，逐次逼近A/D轉(zhuǎn)換器可以正常工作。
標(biāo)簽： bit SAR ADC 10
上傳時(shí)間： 2013-11-21
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三端穩(wěn)壓器，主要有兩種，一種輸出電壓是固定的，稱為固定輸出三端穩(wěn)壓器，另一種輸出電壓是可調(diào)的，稱為可調(diào)輸出三端穩(wěn)壓器，其基本原理相同，均采用串聯(lián)型穩(wěn)壓電路。在線性集成穩(wěn)壓器中，由于三端穩(wěn)壓器只有三個(gè)引出端子，具有外接元件少，使用方便，性能穩(wěn)定，價(jià)格低廉等優(yōu)點(diǎn)，因而得到廣泛應(yīng)用。
標(biāo)簽： 三端穩(wěn)壓器 性能
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