小h片在线观看,欧美一区二区免费,欧美人与牲禽动交com

終端測試

GJB 6403-2008 電線電纜端接用手動模壓式壓接工具總規(guī)范

GJB 6403-2008 電線電纜端接用手動模壓式壓接工具總規(guī)范

標(biāo)簽： 6403 2008 GJB 電線電纜

上傳時間： 2013-04-15

上傳用戶：eeworm
Cadence后端教程

Cadence后端教程

標(biāo)簽： Cadence 后端教程

上傳時間： 2013-06-07

上傳用戶：eeworm
LM317三端可調(diào)穩(wěn)壓器 PDF版

LM317三端可調(diào)穩(wěn)壓器 PDF版

標(biāo)簽： 317 LM 三端

上傳時間： 2013-06-04

上傳用戶：eeworm
LM317三端可調(diào)穩(wěn)壓器-10頁-0.8M-PDF版.pdf

專輯類-實用電子技術(shù)專輯-385冊-3.609G LM317三端可調(diào)穩(wěn)壓器-10頁-0.8M-PDF版.pdf

標(biāo)簽： M-PDF 317 0.8

上傳時間： 2013-08-01

上傳用戶：LIKE
電流型雙端反激式開關(guān)電源的研究.rar

該文主要研究開發(fā)了適用于電力有源濾波器、開關(guān)磁阻電機調(diào)速系統(tǒng)等現(xiàn)代電力電子裝置的開關(guān)穩(wěn)壓電源.該電源采用雙端反激式功率變換電路,降低了功率MOSFET截止期間的所承受電壓應(yīng)力,減小了管子的耐壓要求.該文首先詳細(xì)分析了多輸出電流型雙端反激式開關(guān)電源的基本工作原理,并在此基礎(chǔ)上建立了一套系統(tǒng)的、準(zhǔn)確的穩(wěn)態(tài)數(shù)學(xué)模型及動態(tài)小信號模型.根據(jù)所建立的數(shù)學(xué)模型,結(jié)合自動控制原理,對閉環(huán)控制系統(tǒng)進(jìn)行了穩(wěn)定性分析研究,提出了穩(wěn)定運行條件,給出了閉環(huán)系統(tǒng)的參數(shù)設(shè)計.然后根據(jù)已建立的數(shù)學(xué)模型,利用MATLAB軟件仿真分析了系統(tǒng)的穩(wěn)定性,同時建立了PSPICE實時仿真電路模型,進(jìn)行了深入細(xì)致的計算機仿真研究,驗證了理論設(shè)計的正確性、合理性.最后設(shè)計了一套38W、六路輸出的原理樣機,給出了相關(guān)的實驗波形和實驗結(jié)果分析.

標(biāo)簽： 電流型雙端反激式開關(guān)電源

上傳時間： 2013-06-25

上傳用戶：大三三
本質(zhì)安全型單端反激變換器的分析與設(shè)計.rar

應(yīng)用于煤礦、石化等易燃易爆環(huán)境的電子設(shè)備必須滿足防爆的要求，本質(zhì)安全型是最佳的防爆形式。本質(zhì)安全型開關(guān)電源具有重量輕、體積小、制造工藝簡單、成本低、安全性能高等優(yōu)點，因而具有廣闊的發(fā)展前景。單端反激變換器是開關(guān)變換器的一種基本的拓?fù)浣Y(jié)構(gòu)，在實際中應(yīng)用比較廣泛，因此對單端反激變換器進(jìn)行本質(zhì)安全特性分析是本質(zhì)安全開關(guān)電源設(shè)計的重要基礎(chǔ)。本質(zhì)安全型開關(guān)變換器的設(shè)計，主要是對變換器中的儲能元件進(jìn)行設(shè)計，即變換器中的電感和輸出濾波電容進(jìn)行設(shè)計。本文對變換器的靜態(tài)特性進(jìn)行了深入分析，指出反激變換器存在三種工作模式：CISM-CCM、IISM-CCM和DCM：得出了變換器工作在整個動態(tài)范圍內(nèi)的最大輸出紋波電壓、最大電感電流和最大輸出短路釋放能量。對單端反激變換器的本質(zhì)安全特性進(jìn)行了分析，得出輸出本質(zhì)安全型單端反激變換器的非爆炸判斷方法，并通過安全火花試驗裝置對變換器進(jìn)行爆炸性試驗，驗證了輸出本安判據(jù)的正確性。得出輸出本質(zhì)安全型單端反激變換器的設(shè)計方法，以同時滿足輸出紋波電壓和輸出本安要求作為約束條件，得到了本質(zhì)安全型單端反激變換器電感、電容參數(shù)的設(shè)計范圍。給出了具體實例，并進(jìn)行仿真和試驗研究，仿真和實驗結(jié)果驗證了理論分析的正確性和設(shè)計方法的可行性。

標(biāo)簽： 本質(zhì)安全單端反激分

上傳時間： 2013-06-25

上傳用戶：水中浮云
FPGA中多標(biāo)準(zhǔn)可編程IO端口的設(shè)計.rar

現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運用于通信領(lǐng)域、消費類電子和車用電子。本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內(nèi)部進(jìn)行邏輯功能的實現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過不同編程來配置實現(xiàn)各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計和實現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設(shè)計出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時針對以前設(shè)計的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點，要求新的電路模塊中擴展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點： (1)LVDS傳輸?shù)男盘枖[幅小，從而功耗低，一般差分線上電流不超過4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說LVDS允許收發(fā)兩端地電勢有±1V的落差。本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發(fā)軟件ISE，設(shè)計完成了可以用于Virtex系列各低端型號FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點可以改進(jìn)和簡化系統(tǒng)級的設(shè)計，為最終的產(chǎn)品設(shè)計和生產(chǎn)打下基礎(chǔ)。設(shè)計中對包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊描述進(jìn)行仿真驗證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。

標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程

上傳時間： 2013-05-15

上傳用戶：shawvi
FPGA可配置端口電路的設(shè)計.rar

可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉(zhuǎn)換，對外圍芯片的驅(qū)動，完成對芯片的測試功能以及對芯片電路保護(hù)等。本文采用了自頂向下和自下向上的設(shè)計方法，依據(jù)可配置端口電路能實現(xiàn)的功能和工作原理，運用Cadence的設(shè)計軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內(nèi)容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設(shè)計的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計的要求。 2.基于TAP Controller的工作原理及它對16種狀態(tài)機轉(zhuǎn)換的控制，對16種狀態(tài)機的轉(zhuǎn)換完成了行為級描述和實現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發(fā)器級聯(lián)的構(gòu)架這一特點，設(shè)計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進(jìn)行了功能和時序的仿真。達(dá)到對芯片電路測試設(shè)計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數(shù)據(jù)實現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實現(xiàn)以上的功能，并運用Verilog XL和Hspiee對它進(jìn)行了功能和時序的仿真。滿足設(shè)計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點電壓，將端口電路設(shè)計成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動大負(fù)載的功能。通過對管子尺寸的大小設(shè)置和驅(qū)動大小的仿真表明：在實現(xiàn)TTL高電平輸出時，最大的驅(qū)動電流達(dá)到170mA，而對應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動電流為140mA[8]；同樣，在實現(xiàn)CMOS高電平最大驅(qū)動電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設(shè)計的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動能力更加強大。

標(biāo)簽： FPGA 可配置端口

上傳時間： 2013-07-20

上傳用戶：頂?shù)弥?/p>
嵌入式USB總線器件端處理器的FPGA實現(xiàn)研究

　　本文提出了一種適合于嵌入式SoC的USB器件端處理器的硬件實現(xiàn)結(jié)構(gòu)。并主要研究了USB器件端處理器的RTL級實現(xiàn)及FPGA原型驗證、和ASIC實現(xiàn)研究，包括從模型建立、算法仿真、各個模塊的RTL級設(shè)計及仿真、FPGA的下載測試和ASIC的綜合分析。它的速度滿足預(yù)定的48MHz，等效門面積不超過1萬門，完全可應(yīng)用于SOC設(shè)計中。　　本文重點對嵌入式USB器件端處理器的FPGA實現(xiàn)作了研究。為了準(zhǔn)確測試本處理器的運行情況，本文應(yīng)用串口傳遞測試數(shù)據(jù)入FPGA開發(fā)板，測試模塊讀入測試數(shù)據(jù)，發(fā)送入PC機的主機端。通過NI-VISA充當(dāng)軟件端，檢驗測試數(shù)據(jù)的正確。　　　　

標(biāo)簽： FPGA USB 嵌入式器件

上傳時間： 2013-07-24

上傳用戶：1079836864
基于VerilogHDL雙向端口的設(shè)計與實現(xiàn)

fpga 設(shè)計參考資料。雙向端口設(shè)計參考。

標(biāo)簽： VerilogHDL 雙向端口

上傳時間： 2013-07-09

上傳用戶：waizhang

<rt id="uewcw"></rt>