AutoCAD是由美國Autodesk歐特克官方于二十世紀八十年代初為微機上應用CAD技術而開發的繪圖程序軟件。AutoCAD 2010于2009年3月23日發布，它可以在各種操作系統支持的微型計算機和工作站上運行，并支持分辨率由320×200到2048×1024的各種圖形顯示設備40多種，以及數字儀和鼠標器30多種，繪圖儀和打印機數十種。 AutoCAD 2010官方簡體中文版下載（32bit，1.74GB） AutoCAD 2010官方簡體中文版下載（64bit，1.92GB） - 動態塊對幾何及尺寸約束的支持，讓你能夠基于塊屬性表來驅動塊尺寸，甚至在不保存或退出塊編輯器的情況下測試塊。 - 光滑網線工具能夠讓你創建自由形式和流暢的3D模型。 - 子對象選擇過濾器可以限制子對象選擇為面、邊或頂點。 - PDF輸出提供了靈活、高質量的輸出。把TureType字體輸出為文本而不是圖片，定義包括層信息在內的混合選項，并可以自動預覽輸出的PDF。 - PDF覆蓋是AutoCAD2010中最受用戶期待的功能。你可以通過與附加其它的外部參照如DWG、DWF、DGN及圖形文件一樣的方式，在AutoCAD圖形中附加一個PDF文件。你甚至可以利用熟悉的對象捕捉來捕捉PDF文件中幾何體的關鍵點。 - 填充變得更加強大和靈活，你能夠夾點編輯非關聯填充對象。 - 初始安裝能夠讓你很容易地按照你的需求定義AutoCAD環境。你定義的設置會自動保存到一個自定義工作空間。 - 應用程序菜單(位于AutoCAD窗口的左上角）變得更加有效，可以更加容易地訪問工具。 - Ribbon功能升級了，對工具的訪問變得更加靈活和方便。這個功能被投票為AutoCAD 2010 beta測試人員最喜歡的功能之一。 - 快速訪問工具欄的功能增強了，提供了更多的功能。 - 多引線提供了更多的靈活性，它能讓你對多引線的不同部分設置屬性，對多引線的樣式設置垂直附件，還有更多！ - 查找和替換功能使你能夠縮放到一個高亮的文本對象，可以快速創建包含高亮對象的選擇集。 - 新功能研習已經升級，包含了AutoCAD 2010的新功能。 - 尺寸功能增強了，提供了更多對尺寸文本的顯示和位置的控制功能。 - 顏色選擇可以在AutoCAD顏色索引器里更容易被看到，你甚至可以在層下拉列表中直接改變層的顏色。 - 測量工具使你能夠測量所選對象的距離、半徑、角度、面積或體積。 - 反轉工具使你可以反轉直線、多段線、樣條線和螺旋線的方向。 - 樣條線和多段線編輯工具可以把樣條線轉換為多段線。 - 清理工具包含了一個清理0長度幾何體和空文本對象的選項。 - 視口旋轉功能使你能夠控制一個布局中視口的旋轉角度。 - 參照工具（位于Ribbon的插入標簽）能夠讓你附加和修改任何外部參照文件，包括DWG, DWF, DGN, PDF或圖片格式。 - 圖紙集使你可以設置哪些圖紙或部分應該被包含在發布操作中，圖紙列表表格比以前更加靈活。 - 快速查看布局和快速查看圖形除了包含布局預覽外，還會有一個模型空間預覽圖形。 - 文件瀏覽對話框（如打開和保存）在輸入文件名的時候支持自動完成。對象尺寸限制已經被擴大到至少4GB（取決于你的系統配置），這會提供更大的靈活性。 - 3D打印功能讓你通過一個互聯網連接來直接輸出你的3D AutoCAD圖形到支持STL的打印機。 - CUIx文件格式在CUI編程器中工作時，會提高性能。它會包含文件中定義的命令所使用的自定義圖像。 - 動作宏包含了一個新的動作宏管理器，一個基點選項和合理的提示
上傳時間： 2013-11-13
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境 由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類 這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。 如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。
上傳時間： 2013-10-11
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在Pro/ENGINEER中，當創建或處理非實體曲面時，使用的是面組。面組代表相連非實體曲面的“拼接體”。面組可能由單個曲面或一個曲面集合組成。 面組包含了描述所有組成面組的曲面的幾何信息，和面組曲面的“縫合”（連接或交截）方法信息。一個零件包含多種面組。通過使用“曲面特征”創建或處理面組。 使用曲面功能 從“特征類”菜單中選擇“曲面”，顯示“面組曲面”還是“曲面選項”菜單，取決于模型中是曲面還是曲線。如果曲面特征或基準曲線存在于模型中，系統將顯示“曲面選項”菜單，它可用于創建新曲面。 也可以通過“插入”菜單來使用多數曲面命令。 命名面組可以使用命令序列“設置”/“名稱”/“其它”，為整個面組或單獨的曲面分配名稱。然后可以使用“獲得選取”中的“按菜單選取”選項，按名稱選擇已命名的面組或曲面。
上傳時間： 2013-11-25
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為了提高pcb銑刀魚尾槽切削的精度和效率，設計了一套影像檢測系統并研究銑刀刃面的圖像處理算法，根據銑刀刃面的特征，設計了專門的照明系統來獲取清晰的，變形小的銑刀刃面圖像，采用邊緣檢測算法對圖像進行邊緣提取，并對所提取的邊緣采用基于空間矩的亞像素算法進行圖像邊緣的亞像素定位，然后采用直線擬合等一系列算法對銑刀刃面圖像進行尺寸計算和缺陷檢測。、
上傳時間： 2013-10-21
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伺服與變頻：伺服與變頻的一個重要區別是: 變頻可以無編碼器,伺服則必須有編碼器,作電子換向用. 一、兩者的共同點： 交流伺服的技術本身就是借鑒并應用了變頻的技術，在直流電機的伺服控制的基礎上通過變頻的PWM方式模仿直流電機的控制方式來實現的，也就是說交流伺服電 機必然有變頻的這一環節：變頻就是將工頻的50、60HZ的交流電先整流成直流電，然后通過可控制門極的各類晶體管（IGBT，IGCT等）通過載波頻率 和PWM調節逆變為頻率可調的波形類似于正余弦的脈動電，由于頻率可調，所以交流電機的速度就可調了（n=60f/2p ，n轉速，f頻率， p極對數） 二、談談變頻器： 簡單的變頻器只能調節交流電機的速度，這時可以開環也可以閉環要視控制方式和變頻器而定，這就是傳統意義上的V/F控制方式。現在很多的變頻已經通過數學 模型的建立，將交流電機的定子磁場UVW3相轉化為可以控制電機轉速和轉矩的兩個電流的分量，現在大多數能進行力矩控制的著名品牌的變頻器都是采用這樣方 式控制力矩，UVW每相的輸出要加摩爾效應的電流檢測裝置，采樣反饋后構成閉環負反饋的電流環的PID調節；ABB的變頻又提出和這樣方式不同的直接轉矩 控制技術，具體請查閱有關資料。這樣可以既控制電機的速度也可控制電機的力矩，而且速度的控制精度優于v/f控制，編碼器反饋也可加可不加，加的時候控制 精度和響應特性要好很多。 三、談談伺服： 驅動器方面：伺服驅動器在發展了變頻技術的前提下，在驅動器內部的電流環，速度環和位置 環（變頻器沒有該環）都進行了比一般變頻更精確的控制技術和算法運算，在功能上也比傳統的伺服強大很多，主要的一點可以進行精確的位置控制。通過上位控制 器發送的脈沖序列來控制速度和位置（當然也有些伺服內部集成了控制單元或通過總線通訊的方式直接將位置和速度等參數設定在驅動器里），驅動器內部的算法和 更快更精確的計算以及性能更優良的電子器件使之更優越于變頻器。 電機方面：伺服電機的材料、結構和加工工藝要遠遠高于變頻器驅動的交流電機 （一般交流電機或恒力矩、恒功率等各類變頻電機），也就是說當驅動器輸出電流、電壓、頻率變化很快的電源時，伺服電機就能根據電源變化產生響應的動作變 化，響應特性和抗過載能力遠遠高于變頻器驅動的交流電機，電機方面的嚴重差異也是兩者性能不同的根本。就是說不是變頻器輸出不了變化那么快的電源信號，而 是電機本身就反應不了，所以在變頻的內部算法設定時為了保護電機做了相應的過載設定。當然即使不設定變頻器的輸出能力還是有限的，有些性能優良的變頻器就 可以直接驅動伺服電機！！！ 四、談談交流電機： 交流電機一般分為同步和異步電機 1、交流同步電機：就是轉子是由永磁材料構成，所以轉動后，隨著電機的定子旋轉磁場的變化，轉子也做響應頻率的速度變化，而且轉子速度=定子速度，所以稱"同步"。 2、交流異步電機：轉子由感應線圈和材料構成。轉動后，定子產生旋轉磁場，磁場切割定子的感應線圈，轉子線圈產生感應電流，進而轉子產生感應磁場，感應 磁場追隨定子旋轉磁場的變化，但轉子的磁場變化永遠小于定子的變化，一旦等于就沒有變化的磁場切割轉子的感應線圈，轉子線圈中也就沒有了感應電流，轉子磁 場消失，轉子失速又與定子產生速度差又重新獲得感應電流。。。所以在交流異步電機里有個關鍵的參數是轉差率就是轉子與定子的速度差的比率。 3、對應交流同步和異步電機變頻器就有相映的同步變頻器和異步變頻器，伺服電機也有交流同步伺服和交流異步伺服，當然變頻器里交流異步變頻常見，伺服則交流同步伺服常見。
標簽： 伺服
上傳時間： 2013-11-17
上傳用戶：maqianfeng
微電腦型單相交流集合式電表（單相二線系統） 特點： 精確度0.25%滿刻度±1位數 可同時量測與顯示交流電壓,電流,頻率,瓦特,(功率因數/視在功率) 交流電壓,電流,瓦特皆為真正有效值(TRMS) 交流電流,瓦特之小數點可任意設定 瓦特單位W或KW可任意設定 CT比可任意設定(1至999) 輸入與輸出絕緣耐壓 2仟伏特/1分鐘( 突波測試強度4仟伏特(1.2x50us) 數位RS-485界面 (Optional) 主要規格： 精確度: 0.1% F.S.±1 digit (Frequency) 0.25% F.S.±1 digit(ACA,ACV,Watt,VA) 0.25% F.S. ±0.25o(Power Factor) (-.300~+.300) 輸入負載: <0.2VA (Voltage) <0.2VA (Current) 最大過載能力: Current related input: 3 x rated continuous 10 x rated 30 sec. 25 x rated 3sec. 50 x rated 1sec. Voltage related input: maximum 2 x rated continuous 過載顯示: "doFL" 顯示值范圍: 0~600.0V(Voltage) 0~999.9Hz(Frequency)(<20% for voltage input) 0~19999 digit adjustable(Current,Watt,VA) 取樣時間: 2 cycles/sec. RS-485通訊位址: "01"-"FF" RS-485傳輸速度: 19200/9600/4800/2400 selective RS-485通信協議: Modbus RTU mode 溫度系數: 100ppm/℃ (0-50℃) 顯示幕: Red high efficiency LEDs high 10.16 mm(0.4") 參數設定方式: Touch switches 記憶型式: Non-volatile E²PROM memory 絕緣抗阻: >100Mohm with 500V DC 絕緣耐壓能力: 2KVac/1 min. (input/output/power) 1600 Vdc (input/output) 突波測試: ANSI c37.90a/1974,DIN-IEC 255-4 impulse voltage 4KV(1.2x50us) 使用環境條件: 0-50℃(20 to 90% RH non-condensed) 存放環境條件: 0-70℃(20 to 90% RH non-condensed) CE認證: EN 55022:1998/A1:2000 Class A EN 61000-3-2:2000 EN 61000-3-3:1995/A1:2001 EN 55024:1998/A1:2001
上傳時間： 2015-01-03
上傳用戶：幾何公差
ZBCOM-100/200IE是工業級RS232/RS485/RS422三合一串口和無線ZigBee數據轉換設備，支持串口透明傳輸（點多點和點對多點）和空中升級，設備串口可通過撥碼開關靈活設置成RS-232或RS-422或RS-485模式，利用它可以輕松實現串口設備無線化，免去布線煩惱，節省人力物力和開發時間，使產品更快的投入市場，增強競爭力。該設備為工業級產品，工作溫度范圍為-25℃ ~ +75℃。采用周立功公司代理的CEL的ZigBee模塊，頻率2400 ~ 2483.5MHz（16個RF通道），數據速率可配置為250Kbps、500Kbps和1Mbps，具有低功耗、高靈敏度和傳送距離遠等特點。串口通訊波特率最高支持115200bps，支持串口數據透明轉發，支持本地和空中配置以及固件升級，使用起來簡單方便。
上傳時間： 2013-11-14
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IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-11-02
上傳用戶：誰偷了我的麥兜
《數據庫設計》課程設計 一、 設計目的 數據庫設計是一門應用性很強的學科，在學習時必須使理論與實踐相結合。課程設計的目的是通過實踐使同學們經歷到一次綜合訓練，以便能較全面地理解、掌握和綜合運用所學的知識。 二、 設計任務與要求 （１） 對實際系統進行分析，寫出需求分析說明（數據需求和事務需求）。 （２） 概念結構設計 說明本數據庫將反映的現實世界中的實體、屬性和它們之間的關系等（E-R圖，可以用基本E-R圖或擴展E-R圖）。 （３） 邏輯結構設計 將概念結構映射為數據庫全局邏輯結構（關系模型），包括所確定的關鍵字和屬性、重新確定的記錄結構和所建立的各個表文件之間的相互關系。 三、 設計環境與工具 要求使用輔助設計工具，如Power Designer或者ERWin等，轉換為：SQL Server、Access或其它的DBMS數據庫（不作統一要求）。 四、 設計步驟 參考《數據庫設計實例指導書》 五、 設計題 教材P58面：3.8課程設計A、B、C任選一題 六、 設計成果 設計結果以書面形式于17周交付。 七、 成績評定 （１） 獨立完成 （２） 文檔完整 （３） 滿足用戶需求 這是研究生數據庫課程設計
標簽： 數據庫設計
上傳時間： 2015-03-03
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