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網(wǎng)絡IP攝象機

  • 利用LVS中的IP負載均衡技術建立可伸縮性網絡服務

    從LVS的通用體系結構入手,分析了IPVS軟件的工作原理,討論了三種IP負載均衡技術;在分析網絡地址轉換方法(VS/NAT)的缺點和網絡服務的非對稱性的基礎上,給出了通過IP隧道實現虛擬服務器的方法VS/TUN,和通過直接路由實現虛擬服務器的方法VS/DR,極大地提高了系統的可伸縮性。該技術為建立和維護大型網絡服務具有實際應用價值和指導意義。

    標簽: LVS 負載均衡技術 可伸縮 網絡服務

    上傳時間: 2013-11-20

    上傳用戶:15736969615

  • W-RXM2013高性能ASK無線超外差射頻接收模塊

    W-RXM2013基于高性能ASK無線超外差射頻接收芯片 設計,是一款完整的、體積小巧的、低功耗的無線接 收模塊。 模塊采用超高性價比ISM頻段接收芯片設計 主要設定為315MHz-433MHz頻段,標準傳輸速率下接 收靈敏度可達到-115dbm。并且具有行業內同類方案W-RXM2013 Micrel、SYNOXO、PTC等知名品牌的芯片所不具備的超強抗干擾能力。外圍省去10.7M的中頻 器件模塊將芯片的使能腳引出,可作休眠喚醒控制,也可通過電阻跳線設置使能置高控制。 本公司推出該款模塊力求解決客戶開發產品過程中無線射頻部分的成本壓力,為客戶提供 性能卓越價格優勢突出的電子組件。模塊接口采用金手指方式,方便生產及應用。天線輸入部 分可以將接收天線焊接在模塊上面,也可以通過接口轉接至客戶主機板上,應用非常靈活。 優勢應用:機電控制板、電源控制板、高低溫環境數據監測等復雜條件下 的控制指令的無線傳輸。 1.1 基本特性 λ ●省電模式下,低電流損耗 ●方便投入應用 ●高效的串行編程接口 ●工作溫度范圍:﹣40℃~+85℃ ●工作電壓:2.4~ 5.5 Volts. ●有效頻率:250-348Mhz, 400-464Mhz ●靈敏度高(-115dbm)、功耗低在3.5mA@315MHz應用下 ●待機電流小于1uA,系統喚醒時間5ms(RF Input Power=-60dbm)

    標簽: W-RXM 2013 ASK 性能

    上傳時間: 2013-10-08

    上傳用戶:dapangxie

  • 無MCU的USB2.0設備控制器IP設計與驗證

    無MCU的USB2.0設備控制器IP設計與驗證

    標簽: MCU 2.0 USB 設備

    上傳時間: 2013-10-27

    上傳用戶:zouxinwang

  • 基于SOPC的觸控屏控制器IP核設計

    介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設計與實現。采用Verilog HDL作控制器的模塊設計,并用ModelSim仿真測試,驗證其正確性;利用嵌入式SOPC開發工具,在開發板上完成觸控屏顯示驅動及其控制模塊的系統設計,給出系統硬、軟件設計,實現TFT-LCD觸控屏彩條顯示。這款觸控屏控制器IP核具備較強的通用性和兼容性,具有一定的使用范圍和應用價值。

    標簽: SOPC IP核 觸控屏控制器

    上傳時間: 2013-12-24

    上傳用戶:sdq_123

  • PCI橋接IP Core的VeriIog HDL實現

    PCI總線是目前最為流行的一種局部性總線 通過對PCI總線一些典型功能的分析以及時序的闡述,利用VetilogHDL設計了一個將非PCI功能設備轉接到PC1總線上的IP Core 同時,通過在ModeISim SE PLUS 6.0 上運行測試程序模塊,得到了理想的仿真數據波形,從軟件上證明了功能的實現。

    標簽: VeriIog Core PCI HDL

    上傳時間: 2014-12-30

    上傳用戶:himbly

  • 基于SOPC技術的異步串行通信IP核的設計

    介紹了SoPC(System on a Programmable Chip)系統的概念和特點,給出了基于PLB總線的異步串行通信(UART)IP核的硬件設計和實現。通過將設計好的UART IP核集成到SoPC系統中加以驗證,證明了所設計的UART IP核可以正常工作。該設計方案為其他基于SoPC系統IP核的開發提供了一定的參考。

    標簽: SOPC IP核 異步串行通信

    上傳時間: 2013-11-12

    上傳用戶:894448095

  • 如何仿真IP核(建立modelsim仿真庫完整解析)

      IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有兩個文件對我們比較有用,假設生成了一個 asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調用了 xilinx 行為模型庫的模塊,仿真時該文件也要加入工程。(在 ISE中點中該核,在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。

    標簽: modelsim 仿真 IP核 仿真庫

    上傳時間: 2013-10-20

    上傳用戶:lingfei

  • 7.4 基于IP CORE的BLOCK RAM設計修改稿

    7.4 基于IP CORE的BLOCK RAM設計修改稿。

    標簽: BLOCK CORE 7.4 RAM

    上傳時間: 2013-11-07

    上傳用戶:sammi

  • 定制簡單LED的IP核的設計源代碼

    定制簡單LED的IP核的設計源代碼

    標簽: LED 定制 IP核 源代碼

    上傳時間: 2013-10-19

    上傳用戶:gyq

  • 自學ZedBoard:使用IP通過ARM PS訪問FPGA(源代碼)

      這一節的目的是使用XPS為ARM PS 處理系統 添加額外的IP。從IP Catalog 標簽添加GPIO,并與ZedBoard板子上的8個LED燈相連。當系統建立完后,產生bitstream,并對外設進行測試。本資料為源代碼,原文設計過程詳見:【 玩轉賽靈思Zedboard開發板(4):如何使用自帶外設IP讓ARM PS訪問FPGA?】   硬件平臺:Digilent ZedBoard   開發環境:Windows XP 32 bit   軟件: XPS 14.2 +SDK 14.2

    標簽: ZedBoard FPGA ARM 訪問

    上傳時間: 2013-11-06

    上傳用戶:yuchunhai1990

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