·作者：[美]Michael D.Ciletti出版社：電子工業(yè)出版社 內(nèi)容簡介：本書通過大量完整的實(shí)例講解了使用VerilogHDL進(jìn)行超大規(guī)模集成電路設(shè)計(jì)的結(jié)構(gòu)化建模方法、關(guān)鍵步驟和設(shè)計(jì)驗(yàn)證方法等實(shí)用內(nèi)容。全書共分11章，涵蓋了建模、結(jié)構(gòu)平衡、功能驗(yàn)證、故障模擬和邏輯合成等關(guān)鍵問題，還有合成后設(shè)計(jì)確認(rèn)、定時分析及可測性設(shè)計(jì)等內(nèi)容。
標(biāo)簽：
Verilog
nbsp
HDL
數(shù)字設(shè)計(jì)
上傳時間：
2013-06-19
上傳用戶：PresidentHuang
