時序電路邏輯設(shè)計與特殊組合函數(shù)
標(biāo)簽： 時序電路 函數(shù) 邏輯設(shè)計 組合
上傳時間： 2013-04-15
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專輯類-實用電子技術(shù)專輯-385冊-3.609G 時序電路邏輯設(shè)計與特殊組合函數(shù)-266頁-6.7M.pdf
標(biāo)簽： 266 6.7 時序電路
上傳時間： 2013-06-14
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為了使設(shè)計的多輸出組合邏輯電路達(dá)到最簡，運用復(fù)合卡諾圖化簡多輸出函數(shù)，找出其各項的公共項，得到的表達(dá)式不一定是最簡的，但是通過找公共項，使電路中盡量使用共用的邏輯門，從而減少電路整體的邏輯門，使電路簡單。結(jié)果表明，利用復(fù)合卡諾圖化簡后設(shè)計出的電路更為簡單。
標(biāo)簽： 卡諾圖 中的應(yīng)用 輸出 組合邏輯
上傳時間： 2013-12-23
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基于遺傳算法的組合邏輯電路的自動設(shè)計，依據(jù)給出的真值表，利用遺傳算法自動生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實現(xiàn)的方法在速度上往往受到本質(zhì)是串行計算的計算機制約，因此采用硬件化設(shè)計具有重要的意義。為了證明基于FPGA的遺傳算法的高效性，設(shè)計了遺傳算法的各個模塊，實現(xiàn)了基于FPGA的遺傳算法。
標(biāo)簽： FPGA 算法 電路設(shè)計 組合邏輯
上傳時間： 2014-01-08
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一個不錯的時序電路邏輯設(shè)計與特殊組合函數(shù)
上傳時間： 2014-01-24
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代碼名稱：組合邏輯電路仿真器 代碼說明：組合邏輯電路仿真器 工具/平臺：VC++ 作者：上官晨寰 郵件地址：sgch1982@163.com
標(biāo)簽： 1982 sgch 163 com
上傳時間： 2015-06-20
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組合頻率干擾,用于通信等射頻電路中干擾的計算
標(biāo)簽： 組合 用于通信 射頻電路 干擾
上傳時間： 2015-11-22
上傳用戶：stvnash
數(shù)字電路中的組合邏輯電路，看看，挺有用的。
標(biāo)簽： 數(shù)字電路 組合邏輯電路
上傳時間： 2016-04-30
上傳用戶：李夢晗
介紹數(shù)字電路中的組合邏輯電路，個人認(rèn)為挺不錯的。
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VHDL教程 ppt版 緒論 第一章 VHDL基本結(jié)構(gòu) 第二章 VHDL語言元素 第三章 VHDL的描述風(fēng)格 第四章 VHDL的主要描述語句 第五章 組合邏輯電路設(shè)計 第六章 時序邏輯電路設(shè)計
標(biāo)簽： VHDL 教程 基本結(jié)構(gòu)
上傳時間： 2013-12-21
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