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組合電路

數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)，可以分成兩大類，一類叫組合邏輯電路（簡稱組合電路），另一類叫做時(shí)序邏輯電路（簡稱時(shí)序電路）。組合邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，與電路原來的狀態(tài)無關(guān)。而時(shí)序邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號，而且還取決于電路原來的狀態(tài)，或者說，還與以前的輸入有關(guān)。

  • 本文詳細(xì)介紹了制作電路板的方法及步驟. 實(shí)驗(yàn)板的功能 這個(gè)實(shí)驗(yàn)板可以做如下實(shí)驗(yàn)： 1．可以進(jìn)行運(yùn)算器（加、減、乘和除法）、比較器、譯碼器、編碼器、選擇器、分配器和一般組合電路的實(shí)驗(yàn) 2．可以進(jìn)

    本文詳細(xì)介紹了制作電路板的方法及步驟. 實(shí)驗(yàn)板的功能 這個(gè)實(shí)驗(yàn)板可以做如下實(shí)驗(yàn)： 1．可以進(jìn)行運(yùn)算器（加、減、乘和除法）、比較器、譯碼器、編碼器、選擇器、分配器和一般組合電路的實(shí)驗(yàn) 2．可以進(jìn)行觸發(fā)器、寄存器、計(jì)數(shù)器和一般時(shí)序電路的實(shí)驗(yàn) 3．可以進(jìn)行頻率計(jì)電路、時(shí)鐘電路、計(jì)時(shí)電路、交通燈等復(fù)雜數(shù)字系統(tǒng)的實(shí)驗(yàn) 4．加擴(kuò)展板可以進(jìn)行A/D、D/A、串行E2ROM和8031單片機(jī)等方面的實(shí)驗(yàn)

    標(biāo)簽： 實(shí)驗(yàn)板 實(shí)驗(yàn) 詳細(xì)介紹 電路板

    上傳時(shí)間： 2015-10-02

    上傳用戶：colinal

  • 經(jīng)典工具《CMOS組合電路》的電子書

    經(jīng)典工具《CMOS組合電路》的電子書，物超所值

    標(biāo)簽： CMOS 組合電路 電子書

    上傳時(shí)間： 2013-12-23

    上傳用戶：zhuyibin

  • 基于fpga和sopc的用VHDL語言編寫的EDA組合電路的設(shè)計(jì)

    基于fpga和sopc的用VHDL語言編寫的EDA組合電路的設(shè)計(jì)

    標(biāo)簽： fpga VHDL sopc EDA

    上傳時(shí)間： 2016-02-04

    上傳用戶：wangchong

  • 7段數(shù)碼是純組合電路

    7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實(shí)現(xiàn)。本項(xiàng)實(shí)驗(yàn)很容易實(shí)現(xiàn)這一目的。例6-1作為7段BCD碼譯碼器的設(shè)計(jì)，輸出信號LED7S的7位分別接如圖6-1數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為 "1101101" 時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1，接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。

    標(biāo)簽： 數(shù)碼 組合電路

    上傳時(shí)間： 2014-01-08

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  • 組合電路的設(shè)計(jì)8位加法器設(shè)計(jì)(ADD8.vhd)

    組合電路的設(shè)計(jì)8位加法器設(shè)計(jì)(ADD8.vhd)

    標(biāo)簽： ADD vhd 組合電路 8位

    上傳時(shí)間： 2016-10-13

    上傳用戶：gonuiln

  • 7段數(shù)碼顯示譯碼器設(shè)計(jì)7段數(shù)碼是純組合電路

    7段數(shù)碼顯示譯碼器設(shè)計(jì)7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實(shí)現(xiàn)。例子作為七段譯碼器，輸出信號LED7S的7位分別接數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。

    標(biāo)簽： 數(shù)碼顯示 數(shù)碼 譯碼器 組合電路

    上傳時(shí)間： 2014-01-26

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  • 組合電路測試中的D算法論文2

    組合電路測試中的D算法論文2，便于大家習(xí)D算法相關(guān)的內(nèi)容!

    標(biāo)簽： 組合電路 測試 算法 論文

    上傳時(shí)間： 2013-12-19

    上傳用戶：1159797854

  • 利用門延時(shí)特性處理組合電路的測試問題,對FPGA的編程有用

    利用門延時(shí)特性處理組合電路的測試問題,對FPGA的編程有用

    標(biāo)簽： FPGA 延時(shí) 組合電路 測試

    上傳時(shí)間： 2013-12-18

    上傳用戶：D&L37

  • 數(shù)字邏輯電路的ASIC設(shè)計(jì).pdf.rar

    書名:數(shù)字邏輯電路的ASIC設(shè)計(jì)/實(shí)用電子電路設(shè)計(jì)叢書 作者:（日）小林芳直 著，蔣民 譯，趙寶瑛 校 出版社：科學(xué)出版社 原價(jià)：30.00 出版日期：2004-9-1 ISBN：9787030133960 字?jǐn)?shù)：348000 頁數(shù)：293 印次： 版次：1 紙張：膠版紙 開本： 商品標(biāo)識：8901735 編輯推薦 -------------------------------------------------------------------------------- 內(nèi)容提要 -------------------------------------------------------------------------------- 本書是“實(shí)用電子電路設(shè)計(jì)叢書”之一。本書以實(shí)現(xiàn)高速高可靠性的數(shù)字系統(tǒng)設(shè)計(jì)為目標(biāo)，以完全同步式電路為基礎(chǔ)，從技術(shù)實(shí)現(xiàn)的角度介紹ASIC邏輯電路設(shè)計(jì)技術(shù)。內(nèi)容包括：邏輯門電路、邏輯壓縮、組合電路、Johnson計(jì)數(shù)器、定序器設(shè)計(jì)及應(yīng)用等，并介紹了實(shí)現(xiàn)最佳設(shè)計(jì)的各種工程設(shè)計(jì)方法。 本書可供信息工程、電子工程、微電子技術(shù)、計(jì)算技術(shù)、控制工程等領(lǐng)域的高等院校師生及工程技術(shù)人員、研制開發(fā)人員學(xué)習(xí)參考。 目錄 -------------------------------------------------------------------------------- 第1章 ASIC=同步式設(shè)計(jì)=更高可靠性設(shè)計(jì)方法的實(shí)現(xiàn) 1.1 面向高性能系統(tǒng)的設(shè)計(jì) 1.2 同步電路的不足 1.3 同步電路設(shè)計(jì) 1.4 ASIC機(jī)能設(shè)計(jì)方法有待思考的地方 第2章 邏輯門電路詳解 2.1 邏輯門電路的最基本的知識 2.2 加法電路及其構(gòu)成方法 2.3 其他輸入信號為３位的邏輯單元 2.4 復(fù)合邏輯門電路的調(diào)整 第3章 邏輯壓縮與奎恩·麥克拉斯基法 3.1 除去玻色項(xiàng)的方法 3.2 奎恩·麥克拉斯基法 第4章 組合電路設(shè)計(jì) 4.1 選擇器、解碼器、編碼器 4.2 比較和運(yùn)算電路的設(shè)計(jì) 第5章 計(jì)數(shù)器電路的設(shè)計(jì) 5.1 計(jì)數(shù)器設(shè)計(jì)的基礎(chǔ) 5.2 各種各樣的計(jì)數(shù)器設(shè)計(jì) 5.3 LFSR(M系列發(fā)生器)的設(shè)計(jì) 第6章 江遜計(jì)數(shù)器 6.1 設(shè)計(jì)高可靠性的江遜計(jì)數(shù)器 6.2 沖刷順序的組成 第7章 定序器設(shè)計(jì) 7.1 定序器電路設(shè)計(jì)的基礎(chǔ)知識 7.2 把江遜計(jì)數(shù)器制作成狀態(tài)機(jī) 7.3 一比特?zé)嵛粻顟B(tài)機(jī)與江遜狀態(tài)機(jī) 7.4 跳躍動作的設(shè)計(jì) 第8章 定序器的高可靠化技術(shù) 8.1 高可靠性定序器概述 8.2 關(guān)注高可靠性江遜狀態(tài)機(jī) 第9章 定序器的應(yīng)用設(shè)計(jì) 9.1 軟件處理與硬件處理 9.2 自動扶梯的設(shè)計(jì) 9.3 信號機(jī)的設(shè)計(jì) 9.4 數(shù)碼存錢箱的設(shè)計(jì) 9.5 數(shù)字鎖相環(huán)的設(shè)計(jì) 第10章 實(shí)現(xiàn)最佳設(shè)計(jì)的方法 10.1 如何杜絕運(yùn)行錯(cuò)誤的產(chǎn)生 10.2 16位乘法器的電路整定 10.3 冒泡分類器（bubble sorter）的電路設(shè)定 參考文獻(xiàn)

    標(biāo)簽： ASIC 數(shù)字邏輯電路

    上傳時(shí)間： 2013-06-15

    上傳用戶：龍飛艇

  • 制作CPLD電路實(shí)驗(yàn)板的方法及步驟

    本文詳細(xì)介紹了制作電路板的方法及步驟.\r\n實(shí)驗(yàn)板的功能\r\n這個(gè)實(shí)驗(yàn)板可以做如下實(shí)驗(yàn)：\r\n1．可以進(jìn)行運(yùn)算器（加、減、乘和除法）、比較器、譯碼器、編碼器、選擇器、分配器和一般組合電路的實(shí)驗(yàn)\r\n2．可以進(jìn)行觸發(fā)器、寄存器、計(jì)數(shù)器和一般時(shí)序電路的實(shí)驗(yàn)\r\n3．可以進(jìn)行頻率計(jì)電路、時(shí)鐘電路、計(jì)時(shí)電路、交通燈等復(fù)雜數(shù)字系統(tǒng)的實(shí)驗(yàn)\r\n4．加擴(kuò)展板可以進(jìn)行A/D、D/A、串行E2ROM和8031單片機(jī)等方面的實(shí)驗(yàn)\r\n

    標(biāo)簽： CPLD 電路 實(shí)驗(yàn)板

    上傳時(shí)間： 2013-09-01

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