DTP_S09C通過力控6.1發(fā)送短信。
標(biāo)簽： PLC 發(fā)短信模塊 組態(tài)王 短信
上傳時(shí)間： 2013-10-21
上傳用戶：1047385479
信捷PLC CPU 處理器
上傳時(shí)間： 2014-01-23
上傳用戶：wbwyl
TC35I西門子短信模塊開發(fā)板M3
上傳時(shí)間： 2013-10-10
上傳用戶：eastgan
usb短信貓
上傳時(shí)間： 2013-11-07
上傳用戶：旭521
針對(duì)區(qū)域內(nèi)多個(gè)小區(qū)普查的需求，對(duì)復(fù)雜環(huán)境下低信噪比WCDMA小區(qū)搜索進(jìn)行了針對(duì)性改進(jìn)，采用差分相干累積以及RS軟譯碼算法提高了低信噪比條件下WCDMA小區(qū)搜索性能并利用FPGA進(jìn)行了工程實(shí)現(xiàn)，仿真計(jì)算和安捷倫E5515C的測(cè)試結(jié)果表明改進(jìn)是有效的。
標(biāo)簽： WCDMA FPGA 低信噪比 環(huán)境
上傳時(shí)間： 2013-11-18
上傳用戶：wxqman
設(shè)計(jì)一種基于GPRS 和51 單片機(jī)的彩信報(bào)警系統(tǒng)。利用單片機(jī)技術(shù)、帶彩信協(xié)議GPRS 無線通信模塊、圖像捕獲和圖像壓縮編碼功能模塊，實(shí)現(xiàn)原理圖設(shè)計(jì)到電路板設(shè)計(jì)開發(fā)。
標(biāo)簽： 彩信報(bào)警 系統(tǒng)方案
上傳時(shí)間： 2013-11-10
上傳用戶：china97wan
設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對(duì)性變差，某些情況下會(huì)變得不方便或者將增加硬件成本。此時(shí)，需要進(jìn)行自行FIFO設(shè)計(jì)。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長(zhǎng)包的處理。
標(biāo)簽： FPGA FIFO 信元 設(shè)計(jì)方法
上傳時(shí)間： 2013-11-05
上傳用戶：ch3ch2oh
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)?、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-11-17
上傳用戶：cjf0304
原創(chuàng)國(guó)產(chǎn)信捷PLC 自動(dòng)剪板機(jī)程序
標(biāo)簽： PLC 國(guó)產(chǎn) 信捷 自動(dòng)剪板機(jī)
上傳時(shí)間： 2013-12-03
上傳用戶：561596
信捷指令全集
上傳時(shí)間： 2015-01-02
上傳用戶：cuiyashuo
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
