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芯片電路

高速實(shí)時(shí)信號(hào)處理系統(tǒng)的FPGA軟件設(shè)計(jì)與實(shí)現(xiàn).rar

隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號(hào)處理能力不斷提高，基于軟件無(wú)線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應(yīng)用。軟件無(wú)線電的基本思想是以一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件系統(tǒng)作為其應(yīng)用平臺(tái)，把盡可能多的無(wú)線及個(gè)人通信和信號(hào)處理的功能用軟件來(lái)實(shí)現(xiàn)，從而將無(wú)線通信新系統(tǒng)、新產(chǎn)品的開(kāi)發(fā)逐步轉(zhuǎn)移到軟件上來(lái)。另一方面，現(xiàn)代信號(hào)處理系統(tǒng)對(duì)數(shù)據(jù)的處理速度、處理精度和動(dòng)態(tài)范圍的要求也越來(lái)越高，需要每秒完成幾千萬(wàn)到幾百億次運(yùn)算。因此研制具備高速實(shí)時(shí)信號(hào)處理能力的通用硬件平臺(tái)越來(lái)越受到業(yè)界的重視。 @@ 目前的高速實(shí)時(shí)信號(hào)處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu)，其中DSP主要負(fù)責(zé)完成系統(tǒng)通信和基帶信號(hào)處理算法，而FPGA主要完成信號(hào)預(yù)處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實(shí)時(shí)信號(hào)處理系統(tǒng)的FPGA軟件設(shè)計(jì)。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實(shí)時(shí)信號(hào)處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點(diǎn)DSP以混合耦合模型構(gòu)成系統(tǒng)信號(hào)處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設(shè)接口。此外，作者還選擇了ADSP-BF533定點(diǎn)DSP加入系統(tǒng)當(dāng)中以擴(kuò)展系統(tǒng)音視頻信號(hào)處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)正逐漸成為現(xiàn)代FPGA應(yīng)用的一個(gè)熱點(diǎn)。結(jié)合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設(shè)計(jì)了一個(gè)嵌入式系統(tǒng)，完成了對(duì)CF卡、DDR2 SDRAM存儲(chǔ)器的讀寫(xiě)控制，并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊，實(shí)現(xiàn)了系統(tǒng)與上位PC機(jī)之間的以太網(wǎng)通信鏈路。此外，為擴(kuò)展系統(tǒng)功能，適應(yīng)未來(lái)可能的軟件升級(jí)，進(jìn)一步提高系統(tǒng)的通用性，還將嵌入式實(shí)時(shí)操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設(shè)計(jì)的關(guān)鍵技術(shù)和基本的設(shè)計(jì)方法，充分體現(xiàn)了目前高速實(shí)時(shí)信號(hào)處理系統(tǒng)的發(fā)展要求和趨勢(shì)。 @@關(guān)鍵詞：高速實(shí)時(shí)信號(hào)處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze

標(biāo)簽： FPGA 實(shí)時(shí)信號(hào) 處理系統(tǒng)

上傳時(shí)間： 2013-05-17

上傳用戶：wangchong
MP3音頻解碼器的FPGA原型芯片設(shè)計(jì)與實(shí)現(xiàn).rar

MP3音樂(lè)是目前最為流行的音樂(lè)格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場(chǎng)，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛(ài)。本文以MPEG-1的MP3音頻解碼器為研究對(duì)象，在實(shí)時(shí)性、面積等約束條件下，研究MP3解碼電路的設(shè)計(jì)方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過(guò)程的相關(guān)步驟，以減少緩沖區(qū)存儲(chǔ)單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫(xiě)RAM操作；把IMDCT模塊內(nèi)部的三個(gè)算法步驟融合在一起進(jìn)行設(shè)計(jì)，可以省去存儲(chǔ)中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計(jì)技術(shù)，設(shè)置寄存器把較長(zhǎng)的組合邏輯路徑隔開(kāi)，提高了電路的性能和可靠性；使用連續(xù)訪問(wèn)公共緩存技術(shù)，合理規(guī)劃各計(jì)算子模塊的工作時(shí)序，將數(shù)據(jù)計(jì)算的時(shí)間隱藏在訪存過(guò)程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計(jì)算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)RTL級(jí)電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開(kāi)發(fā)板為平臺(tái)，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個(gè)，寄存器共有4024個(gè)，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過(guò)程的實(shí)時(shí)性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。

標(biāo)簽： FPGA MP3 音頻解碼器

上傳時(shí)間： 2013-07-01

上傳用戶：xymbian
基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)研究與設(shè)計(jì).rar

隨著半導(dǎo)體制造技術(shù)不斷的進(jìn)步，SOC(System On a Chip)是未來(lái)IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點(diǎn)。由于SOC設(shè)計(jì)的日趨復(fù)雜化，芯片的面積增大，芯片功能復(fù)雜程度增大，其設(shè)計(jì)驗(yàn)證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計(jì)功能驗(yàn)證已經(jīng)成為整個(gè)設(shè)計(jì)中最大的瓶頸。使用FPGA系統(tǒng)對(duì)ASIC設(shè)計(jì)進(jìn)行功能驗(yàn)證，就是利用FPGA器件實(shí)現(xiàn)用戶待驗(yàn)證的IC設(shè)計(jì)。利用測(cè)試向量或通過(guò)真實(shí)目標(biāo)系統(tǒng)產(chǎn)生激勵(lì)，驗(yàn)證和測(cè)試芯片的邏輯功能。通過(guò)使用FPGA系統(tǒng)，可在ASIC設(shè)計(jì)的早期，驗(yàn)證芯片設(shè)計(jì)功能，支持硬件、軟件及整個(gè)系統(tǒng)的并行開(kāi)發(fā)，并能檢查硬件和軟件兼容性，同時(shí)還可在目標(biāo)系統(tǒng)中同時(shí)測(cè)試系統(tǒng)中運(yùn)行的實(shí)際軟件。FPGA仿真的突出優(yōu)點(diǎn)是速度快，能夠?qū)崟r(shí)仿真用戶設(shè)計(jì)所需的對(duì)各種輸入激勵(lì)。由于一些SOC驗(yàn)證需要處理大量實(shí)時(shí)數(shù)據(jù)，而FPGA作為硬件系統(tǒng)，突出優(yōu)點(diǎn)是速度快，實(shí)時(shí)性好。可以將SOC軟件調(diào)試系統(tǒng)的開(kāi)發(fā)和ASIC的開(kāi)發(fā)同時(shí)進(jìn)行。此設(shè)計(jì)以ALTERA公司的FPGA為主體來(lái)構(gòu)建驗(yàn)證系統(tǒng)硬件平臺(tái)，在FPGA中通過(guò)加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來(lái)構(gòu)建與PC的調(diào)試驗(yàn)證數(shù)據(jù)鏈路，并采用定制的JTAG邏輯產(chǎn)生測(cè)試向量，通過(guò)JTAG控制SOC目標(biāo)系統(tǒng)，達(dá)到對(duì)SOC內(nèi)部和其他IP(IntellectualProperty)的在線測(cè)試與驗(yàn)證。同時(shí)，該驗(yàn)證平臺(tái)還可以支持SOC目標(biāo)系統(tǒng)后續(xù)軟件的開(kāi)發(fā)和調(diào)試。本文介紹了芯片驗(yàn)證系統(tǒng)，包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)的硬件平臺(tái)，提出了驗(yàn)證系統(tǒng)的總體設(shè)計(jì)方案，重點(diǎn)對(duì)驗(yàn)證系統(tǒng)的數(shù)據(jù)鏈路的實(shí)現(xiàn)進(jìn)行了闡述；詳細(xì)研究了嵌入式軟核處理器NIOS II系統(tǒng)，并將定制的JTAG邏輯與處理器NIOS II相結(jié)合，構(gòu)建出調(diào)試與驗(yàn)證數(shù)據(jù)鏈路；根據(jù)芯片驗(yàn)證的要求，設(shè)計(jì)出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng)，并完成芯片在線測(cè)試與驗(yàn)證。本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù)，完成對(duì)國(guó)產(chǎn)某型DSP芯片的驗(yàn)證與測(cè)試，研究如何構(gòu)建一種通用的SOC芯片驗(yàn)證平臺(tái)，解決SOC驗(yàn)證系統(tǒng)的可重用性和驗(yàn)證數(shù)據(jù)發(fā)送、傳輸、采集的實(shí)時(shí)性、準(zhǔn)確性、可測(cè)性問(wèn)題。本文在SOC驗(yàn)證系統(tǒng)在芯片驗(yàn)證與測(cè)試應(yīng)用研究領(lǐng)域，有較高的理論和實(shí)踐研究?jī)r(jià)值。

標(biāo)簽： JTAG FPGA SOC

上傳時(shí)間： 2013-05-25

上傳用戶：ccsp11
基于FPGA的高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)設(shè)計(jì).rar

高速大容量數(shù)據(jù)采集存儲(chǔ)技術(shù)在通信、航天、氣象、雷達(dá)等多個(gè)領(lǐng)域中擁有著廣泛應(yīng)用。各領(lǐng)域科技與信息技術(shù)不斷發(fā)展，對(duì)數(shù)據(jù)的采集和傳輸速率要求越來(lái)越高，對(duì)數(shù)據(jù)存儲(chǔ)的速度和容量要求也越來(lái)越高。高速數(shù)據(jù)存儲(chǔ)主要包括存儲(chǔ)介質(zhì)選取、存儲(chǔ)器控制、數(shù)據(jù)存儲(chǔ)和總線應(yīng)用等，如何實(shí)時(shí)、高速、連續(xù)大量地采集存儲(chǔ)數(shù)據(jù)是一個(gè)關(guān)鍵性問(wèn)題。本文設(shè)計(jì)了一種基于FPGA控制的高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤(pán)作為數(shù)據(jù)存儲(chǔ)介質(zhì)，采用RAID0配置的磁盤(pán)陣列形式，并配合板載的128MB內(nèi)存實(shí)現(xiàn)對(duì)數(shù)據(jù)的高速大容量穩(wěn)定存儲(chǔ)。該磁盤(pán)陣列同時(shí)管理五個(gè)IDE硬盤(pán)，平均數(shù)據(jù)流達(dá)到250MB/s，峰值傳輸速率達(dá)到500MB/s，也可以擴(kuò)展更多硬盤(pán)構(gòu)成大容量的磁盤(pán)陣列。系統(tǒng)采用PCI-9054橋芯片與計(jì)算機(jī)連接，可同時(shí)存儲(chǔ)四路AD數(shù)據(jù)，可以通過(guò)人機(jī)交互界面實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)采集情況，在計(jì)算機(jī)上實(shí)現(xiàn)整個(gè)磁盤(pán)陣列的實(shí)時(shí)控制。

標(biāo)簽： FPGA 高速數(shù)據(jù) 采集

上傳時(shí)間： 2013-06-14

上傳用戶：2404
基于FPGA的電子式互感器校驗(yàn)儀的研究.rar

互感器是電力系統(tǒng)中電能計(jì)量和繼電保護(hù)中的重要設(shè)備，其精度和可靠性與電力系統(tǒng)的安全性、可靠性和經(jīng)濟(jì)運(yùn)行密切相關(guān)。隨著電力工業(yè)的發(fā)展，傳統(tǒng)的電磁式互感器已經(jīng)暴露出一系列的缺陷，電子式互感器能很好的解決電磁式互感器的缺點(diǎn)，電子式互感器逐步替代電磁式互感器代表著電力工業(yè)的發(fā)展方向。目前，國(guó)產(chǎn)的互感器校驗(yàn)儀主要是電磁式互感器校驗(yàn)儀，電子式互感器校驗(yàn)儀依賴于進(jìn)口。電子式互感器的發(fā)展，使得電子式互感器校驗(yàn)儀的研制勢(shì)在必行。本課題依據(jù)國(guó)際標(biāo)準(zhǔn)IEC60044-7、IEC60044-8和國(guó)內(nèi)標(biāo)準(zhǔn)GB20840[1].7-2007、GB20840[1].8-2007，設(shè)計(jì)了電子式互感器檢驗(yàn)儀。該校驗(yàn)儀采用直接法對(duì)電子式互感器進(jìn)行校驗(yàn)，即同時(shí)測(cè)試待校驗(yàn)電子式互感器和標(biāo)準(zhǔn)電磁式互感器二次側(cè)的輸出信號(hào)，比較兩路信號(hào)的參數(shù)，根據(jù)比較結(jié)果完成電子式互感器的校驗(yàn)工作。論文首先介紹了電子式互感器結(jié)構(gòu)及輸出數(shù)字信號(hào)的特征，然后詳細(xì)論述了電子式互感器校驗(yàn)儀的硬件及軟件設(shè)計(jì)方法。硬件主要采用FPGA技術(shù)設(shè)計(jì)以太網(wǎng)控制器RTL8019的控制電路，以實(shí)現(xiàn)電子式互感器信號(hào)的遠(yuǎn)程接收，同時(shí)設(shè)計(jì)A/D芯片MAX125的控制電路，以實(shí)現(xiàn)標(biāo)準(zhǔn)電磁式互感器模擬輸出的數(shù)字化。軟件主要采用FPGA的SOPC技術(shù)，研制了MAX125和RTL8019的IP核，在NiosIIIDE集成開(kāi)發(fā)環(huán)境下，完成對(duì)硬件電路的底層控制，運(yùn)用準(zhǔn)同步算法和DFT算法開(kāi)發(fā)應(yīng)用程序?qū)崿F(xiàn)對(duì)數(shù)字信號(hào)的處理。最終完成電子式互感器校驗(yàn)儀的設(shè)計(jì)。最后進(jìn)行了相關(guān)的實(shí)驗(yàn)，所研制的電子式互感器校驗(yàn)儀對(duì)0.5準(zhǔn)確級(jí)的電子式電壓互感器和0.5準(zhǔn)確級(jí)電子式電流互感器分別進(jìn)行了校驗(yàn)，對(duì)其額定負(fù)荷的20％、100％、120％點(diǎn)做為測(cè)量點(diǎn)進(jìn)行測(cè)量。經(jīng)過(guò)對(duì)實(shí)驗(yàn)數(shù)據(jù)的處理分析可知，校驗(yàn)儀對(duì)電子式互感器的校驗(yàn)精度滿足0.5％的比差誤差和20’的相位差。本課題的研究為電子式互感器校驗(yàn)儀的研制工作提供了理論和實(shí)踐依據(jù)。

標(biāo)簽： FPGA 電子式互感器校驗(yàn)儀

上傳時(shí)間： 2013-04-24

上傳用戶：569342831
USB20加密接口芯片的設(shè)計(jì)及其FPGA驗(yàn)證.rar

信息安全在當(dāng)今的社會(huì)生產(chǎn)生活中已經(jīng)被廣為關(guān)注，對(duì)敏感信息進(jìn)行加密是提高信息安全性的一種常見(jiàn)的和有效的手段。常見(jiàn)的加密方法有軟件加密和硬件加密。軟件加密的方法因?yàn)榧用芩俣鹊汀踩圆钜约鞍惭b不便，在一些高端或主流的加密處理中都采用硬件加密手段對(duì)數(shù)據(jù)進(jìn)行處理。硬件加密設(shè)備如加密狗和加密卡已經(jīng)廣泛地應(yīng)用于信息加密領(lǐng)域當(dāng)中。但是加密卡和加密狗因?yàn)椴捎玫氖嵌嘈酒Y(jié)構(gòu)，即采用獨(dú)立的USB通信芯片和獨(dú)立的加密芯片來(lái)分別實(shí)現(xiàn)數(shù)據(jù)的USB傳輸和加密功能，如果在USB芯片和加密芯片之間進(jìn)行數(shù)據(jù)竊聽(tīng)的話，很輕易地就可以獲得未加密的明文數(shù)據(jù)。作者提出了一種新的基于單芯片實(shí)現(xiàn)的USB加密接口芯片的構(gòu)想，采用一塊芯片實(shí)現(xiàn)數(shù)據(jù)的USB2.0通信和AES加密功能，命名為USB2.0加密接口芯片。 USB2.0加密接口芯片采用了USB2.0接口標(biāo)準(zhǔn)和AES加密算法。該加密芯片可以實(shí)現(xiàn)與主機(jī)的快速通信，具有快速的密碼處理能力，對(duì)外提供USB接口，支持基于USB密碼載體的自身安全初始化方式。根據(jù)設(shè)計(jì)思想，課題研究并設(shè)計(jì)了USB2.0加密接口芯片的總體硬件架構(gòu)，設(shè)計(jì)了USB模塊和AES加密模塊。為了解決USB通信模塊與AES加密模塊之間存在的數(shù)據(jù)處理單元匹配以及速度匹配問(wèn)題，本文設(shè)計(jì)了AESUSB緩沖器，優(yōu)化了AES有限域加密算法。最后，利用VerilogHDL語(yǔ)言在FPGA芯片上實(shí)現(xiàn)了USB2.0加密接口芯片的功能，并在此基礎(chǔ)之上對(duì)加密芯片的通信和加密性能進(jìn)行了測(cè)試和驗(yàn)證。

標(biāo)簽： FPGA USB 20

上傳時(shí)間： 2013-05-24

上傳用戶：黃華強(qiáng)
基于FPGA數(shù)控精插補(bǔ)芯片的設(shè)計(jì).rar

本文著重研究用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)來(lái)開(kāi)發(fā)設(shè)計(jì)精插補(bǔ)芯片。選用Altera公司的Cyclone系列的EP1C3T144C8芯片設(shè)計(jì)了逐點(diǎn)比較法，數(shù)字積分法和比較積分法三種經(jīng)典插補(bǔ)算法，并對(duì)各種算法模塊進(jìn)行了仿真驗(yàn)證。又設(shè)計(jì)了三個(gè)算法選通信號(hào)，將三種算法模塊綜合成了一個(gè)整電路。在完成了FPGA內(nèi)部三種算法的實(shí)現(xiàn)后，設(shè)計(jì)以一個(gè)STC單片機(jī)為粗插補(bǔ)處理器的FPGA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，并制作了PCB板。實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)板中設(shè)計(jì)了單片機(jī)程序下載和的FPGA下載配置電路，并且配有FPGA專(zhuān)用配置芯片，能實(shí)現(xiàn)FPGA上電自動(dòng)配置。可用該實(shí)驗(yàn)系統(tǒng)板進(jìn)行精插補(bǔ)芯片的設(shè)計(jì)與開(kāi)發(fā)，以及對(duì)所完成設(shè)計(jì)的功能進(jìn)行驗(yàn)證。為驗(yàn)證所設(shè)計(jì)芯片的插補(bǔ)功能，編寫(xiě)了單片機(jī)粗插補(bǔ)程序，將產(chǎn)生的粗插補(bǔ)坐標(biāo)增量發(fā)給FPGA進(jìn)行插補(bǔ)實(shí)驗(yàn)，得到了理想的插補(bǔ)輸出脈沖。又編寫(xiě)了單片機(jī)脈沖處理程序，讀回了FPGA的輸出脈沖，并由串口發(fā)送給PC機(jī)。最后通過(guò)編寫(xiě)PC機(jī)的串口通信程序以及根據(jù)插補(bǔ)脈沖繪圖的程序，把FPGA的輸出脈沖繪制成了插補(bǔ)軌跡圖形。最終繪圖結(jié)果顯示，在20M輸入時(shí)鐘頻率下，由插補(bǔ)脈沖生成的插補(bǔ)軌跡圖形正確，驗(yàn)證了本文設(shè)計(jì)的三種插補(bǔ)算法功能的正確性。本設(shè)計(jì)插補(bǔ)芯片達(dá)到了高速插補(bǔ)功能要求。

標(biāo)簽： FPGA 數(shù)控片的設(shè)計(jì)

上傳時(shí)間： 2013-04-24

上傳用戶：zgu489
基于FPGA的數(shù)字信號(hào)發(fā)生器.rar

數(shù)字信號(hào)發(fā)生器是數(shù)字信號(hào)處理中不可缺少的調(diào)試設(shè)備。在某工程項(xiàng)目中，為了提供特殊信號(hào)，比如雷達(dá)信號(hào)，就需要設(shè)計(jì)專(zhuān)用的數(shù)字信號(hào)發(fā)生器，用以達(dá)到發(fā)送雷達(dá)信號(hào)的要求。在本文中提出了使用PCI接口的專(zhuān)用數(shù)字信號(hào)發(fā)生器方案。該方案的目標(biāo)是能夠采錄雷達(dá)信號(hào)，把信號(hào)發(fā)送到主機(jī)作為信號(hào)文件存儲(chǔ)起來(lái)，然后對(duì)這個(gè)信號(hào)文件進(jìn)行航跡分離，得到需要的航跡信號(hào)文件。同時(shí)，信號(hào)發(fā)生器具有發(fā)送信號(hào)的功能，可以把不同形式的信號(hào)文件發(fā)送到檢測(cè)端口，用于設(shè)備調(diào)試。在本文中系統(tǒng)設(shè)計(jì)主要分為硬件和軟件兩個(gè)方面來(lái)介紹：硬件部分采用了FPGA邏輯設(shè)計(jì)加上外圍電路來(lái)實(shí)現(xiàn)的。在硬件設(shè)計(jì)中，最主要的是FPGA邏輯設(shè)計(jì)，包括9路主從SPI接口信號(hào)的邏輯控制，片外SDRAM的邏輯控制，PCI9054的邏輯控制，以及這些邏輯模塊間信號(hào)的同步、發(fā)送和接收。在這個(gè)過(guò)程中信號(hào)的方向是雙向的，所選用的芯片都具有雙向數(shù)據(jù)的功能。在本文中軟件部分包括驅(qū)動(dòng)軟件和應(yīng)用軟件。驅(qū)動(dòng)軟件采用PLXSDK驅(qū)動(dòng)開(kāi)發(fā)，通過(guò)控制PCI總線完成數(shù)據(jù)的采錄和發(fā)送。應(yīng)用軟件中包括數(shù)據(jù)提取和數(shù)據(jù)發(fā)送，采用卡爾曼濾波器等方法。通過(guò)實(shí)驗(yàn)證明該方案完全滿足數(shù)據(jù)傳輸?shù)囊螅_(dá)到SPI傳輸?shù)乃俣纫螅軌蛲瓿珊桔E提取，以及數(shù)據(jù)傳輸。

標(biāo)簽： FPGA 數(shù)字信號(hào)發(fā)生器

上傳時(shí)間： 2013-07-14

上傳用戶：腳趾頭
基于FPGA芯片的功能仿真平臺(tái)構(gòu)建及靜態(tài)時(shí)序分析.rar

基于FPGA芯片的功能仿真平臺(tái)構(gòu)建及靜態(tài)時(shí)序分析

標(biāo)簽： FPGA 芯片功能仿真

上傳時(shí)間： 2013-06-28

上傳用戶：qilin
16bit音頻過(guò)采樣DAC的FPGA設(shè)計(jì)實(shí)現(xiàn).rar

基于∑-△噪聲整形技術(shù)和過(guò)采樣技術(shù)的數(shù)模轉(zhuǎn)換器(DAC)可以可靠地把數(shù)字信號(hào)轉(zhuǎn)換成為高精度的模擬信號(hào)。采用這一結(jié)構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn),例如極低的失配噪聲和高的可靠性,便于作為IP模塊嵌入到其他芯片系統(tǒng)中等,更重要的是可以得到其他DAC結(jié)構(gòu)所無(wú)法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測(cè)量、音頻轉(zhuǎn)換、汽車(chē)電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。由于非線性和不穩(wěn)定性的存在,高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本設(shè)計(jì)綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法,首先闡述了∑-△調(diào)制器的一般原理,并討論了一般結(jié)構(gòu)調(diào)制器的設(shè)計(jì)過(guò)程,然后描述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程。根據(jù)市場(chǎng)需求,設(shè)定了整個(gè)設(shè)計(jì)方案的性能指標(biāo),并據(jù)此設(shè)計(jì)了達(dá)到16bit精度和滿量程輸入范圍的三階128倍過(guò)采樣調(diào)制器。本設(shè)計(jì)采用∑-△結(jié)構(gòu),根據(jù)系統(tǒng)要求設(shè)計(jì)了量化器位數(shù)、調(diào)制器過(guò)采樣比和階數(shù)。在分析高階單環(huán)路調(diào)制器穩(wěn)定性的基礎(chǔ)上,成功設(shè)計(jì)了六位量化三階單環(huán)路調(diào)制器結(jié)構(gòu)。在16比特的輸入信號(hào)下,達(dá)到了90dB左右的信噪比。該設(shè)計(jì)已經(jīng)在Cyclone系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證,并實(shí)現(xiàn)了實(shí)時(shí)音頻驗(yàn)證。測(cè)試表明,該DAC模塊輸出信號(hào)的信噪比能滿足16比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求,并具備良好的兼容性和通用性。本設(shè)計(jì)可作為IP核廣泛地在其他系統(tǒng)中進(jìn)行復(fù)用,具有很強(qiáng)的應(yīng)用性和一定的創(chuàng)新性。

標(biāo)簽： FPGA bit DAC

上傳時(shí)間： 2013-07-10

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