MSP430USB仿真器制作資料+430JTAG簡版仿真器+利爾達(dá)- 輕松制作MSP430 JTAG Adapter+制作的單面板的MSP430JTAG仿真器 幾套430JTAG制作方案，做不好你找我........
上傳時間： 2013-07-26
上傳用戶：liaofamous
應(yīng)用EDA 技術(shù)仿真電子線路分析 摘 要 介紹了電子電路仿真軟件Elect ronicsWo rkbench 在EDA 中的應(yīng)用, 給出了仿真實(shí)
上傳時間： 2013-07-27
上傳用戶：變形金剛
多功能EDA仿真/教學(xué)實(shí)驗(yàn)系統(tǒng)產(chǎn)品簡介北京普立華電子科技有限公司研發(fā)部提供核心模塊-單片機(jī)系統(tǒng)核心模塊－CPLD核心模塊－FP
標(biāo)簽： EDA 多功能 仿真 教學(xué)實(shí)驗(yàn)系統(tǒng)
上傳時間： 2013-05-26
上傳用戶：rocwangdp
本項(xiàng)目完成的是中國地面數(shù)字電視融合方案發(fā)端系統(tǒng)的FPGA設(shè)計與實(shí)現(xiàn)。采用Stratix系列的EP1S80F1020C5FPGA為基礎(chǔ)構(gòu)建了主硬件處理平臺。系統(tǒng)中能量擴(kuò)散、LDPC編碼、符號交織、星座映射、同步PN頭插入、3780點(diǎn)IFFTOFDM調(diào)制以及信號成形4倍插值滾降濾波器等都是基于FPGA硬件設(shè)計實(shí)現(xiàn)的。本文首先介紹了數(shù)字電視的發(fā)展現(xiàn)狀，融合方案發(fā)端系統(tǒng)的整體結(jié)構(gòu)以及FPGA設(shè)計的相關(guān)知識。第三章重點(diǎn)、詳細(xì)地介紹了基于FPGA的融合方案發(fā)端系統(tǒng)除LDPC編碼部分的各個模塊的具體實(shí)現(xiàn)，并對級連后的整個系統(tǒng)的性能進(jìn)行了仿真、分析和驗(yàn)證。第四章簡要介紹了與融合方案發(fā)端系統(tǒng)結(jié)構(gòu)類似的一個窄帶LDPC解碼-誤碼測試實(shí)驗(yàn)平臺發(fā)端的FPGA設(shè)計，并對該測試平臺的性能進(jìn)行了分析驗(yàn)證。我在項(xiàng)目中完成的工作主要有： 1.閱讀相關(guān)文獻(xiàn)資料，了解中國地面數(shù)字電視融合方案的整體結(jié)構(gòu)和原理。 2.制定了整個發(fā)端系統(tǒng)FPGA實(shí)現(xiàn)的框架以及各模塊的接口定義。 3.完成了3780點(diǎn)IFFTOFDM的FPGA設(shè)計和驗(yàn)證。 4.完成了4倍插值169階滾降濾波器的算法改進(jìn)和FPGA設(shè)計與驗(yàn)證。 5.完成了整個融合方案系統(tǒng)的功能仿真、分析和驗(yàn)證。 6.完成了窄帶LDPC解碼-誤碼測試實(shí)驗(yàn)平臺發(fā)端的FPGA設(shè)計以及仿真、驗(yàn)證。
標(biāo)簽： FPGA 地面數(shù)字電視 仿真 方案
上傳時間： 2013-07-05
上傳用戶：qq521
卷積編碼是深空通信系統(tǒng)和無線通信系統(tǒng)中常用的一種編碼方式。Viterbi碼算法是卷積碼的一種最大似然譯碼算法，它按照最大似然譯碼準(zhǔn)則，在網(wǎng)格圖上找出一條最大似然路徑來得到譯碼結(jié)果。本設(shè)計的主要內(nèi)容是3比特軟判決Viterbi譯碼器的FPGA實(shí)現(xiàn)，設(shè)計是采用硬件VHDL語言來完成，并在ModelSim和Quartus Ⅱ軟件環(huán)境下進(jìn)行編譯和仿真。在論文中介紹了Viterbi譯碼器的各模塊的各種算法，并著重介紹了本設(shè)計所采用的具體方法，通過仿真和測試，驗(yàn)證了設(shè)計的正確性。最后，介紹了Viterbi譯碼器在未來通信中的發(fā)展和應(yīng)用。
上傳時間： 2013-07-02
上傳用戶：壞天使kk
可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實(shí)時性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計了一個并行乘法器。在實(shí)現(xiàn)該乘法器時，本文采用改進(jìn)的布斯算法，用以減少部分積的個數(shù)。同時，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計與邏輯綜合。通過設(shè)計相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時性要求較高的場合具有極高的實(shí)用價值。
上傳時間： 2013-07-18
上傳用戶：wpt
本文主要對基于FPGA芯片的橢圓曲線密碼算法的實(shí)現(xiàn)及優(yōu)化設(shè)計進(jìn)行了研究。由于點(diǎn)乘運(yùn)算極大影響了橢圓曲線密碼系統(tǒng)的加/解密速度，本文對點(diǎn)乘運(yùn)算的FPGA設(shè)計進(jìn)行了重點(diǎn)優(yōu)化。首先比較分析了三種點(diǎn)乘算法，從運(yùn)算復(fù)雜度的角度確定了蒙哥馬里算法是最利于FPGA芯片實(shí)現(xiàn)的。然后根據(jù)蒙哥馬里算法，用VerilogHDL語言實(shí)現(xiàn)了基于FPGA芯片的橢圓域中的基本運(yùn)算(模加、模乘、模平方和模逆)。通過三種模乘算法在FPGA上的實(shí)現(xiàn)，設(shè)計出一種串并混合的乘法器，達(dá)到了面積與速度的最佳匹配。 本文利用Modelsim對本課題設(shè)計的硬件系統(tǒng)進(jìn)行了仿真實(shí)驗(yàn)，驗(yàn)證了所設(shè)計的硬件系統(tǒng)完成了橢圓曲線密碼算法在FPGA上的實(shí)現(xiàn)。最后使用SynplifyPro進(jìn)行綜合及布局布線，綜合報告文件證明了本課題所設(shè)計的ECC加密系統(tǒng)達(dá)到了優(yōu)化芯片速度和面積的目的。
標(biāo)簽： FPGA ECC 密碼算法 優(yōu)化設(shè)計
上傳時間： 2013-04-24
上傳用戶：thuyenvinh
本文主要介紹了基于FPGA的無線信道盲均衡器的設(shè)計與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計的過程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDL語言進(jìn)行FPGA設(shè)計的策略.在硬件描述語言的設(shè)計流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計方法,大大縮短了設(shè)計周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿足指標(biāo)要求.本課題所設(shè)計和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計技術(shù)做了有益的探索性嘗試,對今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計運(yùn)用有著積極的借鑒意義.
上傳時間： 2013-07-11
上傳用戶：lwwhust
本論文主要對無線擴(kuò)頻集成電路設(shè)計中的信道編解碼算法進(jìn)行研究并對其FPGA實(shí)現(xiàn)思路和方法進(jìn)行相關(guān)研究。 近年來無線局域網(wǎng)IEEE802.11b標(biāo)準(zhǔn)建議物理層采用無線擴(kuò)頻技術(shù)，所以開發(fā)一套擴(kuò)頻通信芯片具有重大的現(xiàn)實(shí)意義。無線擴(kuò)頻通信系統(tǒng)與常規(guī)通信相比，具有很強(qiáng)的抗干擾能力，并具有信息蔭蔽、多址保密通信等特點(diǎn)。無線信道的特性較復(fù)雜，因此在無線擴(kuò)頻集成電路設(shè)計中，加入信道編碼是提高芯片穩(wěn)定性的重要方法。 在了解擴(kuò)頻通信基本原理的基礎(chǔ)上，本文提出了“串聯(lián)級聯(lián)碼+兩次交織”的信道編碼方案。串聯(lián)的級聯(lián)碼由外碼——(15，9，4)里德-所羅門(Reed-Solomon)碼，和內(nèi)碼-(2，1，3)卷積碼構(gòu)成，交織則采用交織深度為4的塊交織。重點(diǎn)對RS碼的時域迭代譯碼算法和卷積碼的維特比譯碼算法進(jìn)行了詳細(xì)的討論，并完成信道編譯碼方案的性能仿真及用FPGA實(shí)現(xiàn)的方法。 計算機(jī)仿真的結(jié)果表明，采用此信道編碼方案可以較好的改善現(xiàn)有仿真系統(tǒng)的誤符號率。 本論文的內(nèi)容安排如下：第一章介紹了無線擴(kuò)頻通信技術(shù)的發(fā)展?fàn)顟B(tài)以及國內(nèi)外開發(fā)擴(kuò)頻通信芯片的現(xiàn)狀，并給出了本論文的研究內(nèi)容和安排。第二章主要介紹了擴(kuò)頻通信的基本原理，主要包括擴(kuò)頻通信的定義、理論基礎(chǔ)和分類，直接序列擴(kuò)頻通信方式的數(shù)學(xué)模型。第三章介紹了基本的信道編碼原理，信道編碼的分類和各自的特點(diǎn)。第四章給出了本課題選擇的信道編碼方案——“串聯(lián)級聯(lián)碼+兩次交織”，詳細(xì)討論了方案中里德-所羅門(Reed-Solomon)碼和卷積碼的基本原理、編碼算法和譯碼算法。最后給出編碼方案的實(shí)際參數(shù)。第五章對第四章提出的編碼方案進(jìn)行了性能仿真。第六章結(jié)合項(xiàng)目實(shí)際，討論了FPGA開發(fā)基帶擴(kuò)頻通信系統(tǒng)的設(shè)計思路和方法。首先對FPGA開發(fā)流程以及實(shí)際開發(fā)的工具進(jìn)行了簡要的介紹，然后給出了擴(kuò)頻通信系統(tǒng)的總體設(shè)計。對發(fā)射和接收子系統(tǒng)中信道編碼、解碼等相關(guān)功能模塊的實(shí)現(xiàn)原理和方法進(jìn)行分析。第七章對論文的工作進(jìn)行總結(jié)。
標(biāo)簽： FPGA 無線擴(kuò)頻 信道編解 技術(shù)研究
上傳時間： 2013-07-07
上傳用戶：時代電子小智
protues仿真rtl8019as 包含電路文件及.hex文件
上傳時間： 2013-04-24
上傳用戶：akk13
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
