在過(guò)去的十幾年間,F(xiàn)PGA取得了驚人的發(fā)展:集成度已達(dá)到1000萬(wàn)等效門(mén)、速度可達(dá)到400~500MHz。隨著FPGA的集成度不斷增大,在高密度FPGA中,芯片上時(shí)鐘的分布質(zhì)量就變得越來(lái)越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素?,F(xiàn)在,解決時(shí)鐘延時(shí)問(wèn)題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí),減小時(shí)鐘偏差,本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán),采用一種全數(shù)字的電路結(jié)構(gòu),將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路,和延時(shí)補(bǔ)償調(diào)整電路,配合特定的控制邏輯電路,完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下,只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步,鎖定時(shí)間較短,噪聲不會(huì)積累,抗干擾性好。 在Smic0.18um工藝下,設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz,最大抖動(dòng)時(shí)間為35ps,鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外,完成了時(shí)鐘相移電路的設(shè)計(jì),實(shí)現(xiàn)可編程相移,為用戶(hù)提供與輸入時(shí)鐘同頻的相位差為90度,180度,270度的相移時(shí)鐘;時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì),實(shí)現(xiàn)可編程占空比,可以提供占空比為50/50的時(shí)鐘信號(hào);時(shí)鐘分頻電路的設(shè)計(jì),實(shí)現(xiàn)頻率分頻,提供1.5,2,2.5,3,4,5,8,16分頻時(shí)鐘。
標(biāo)簽:
FPGA
應(yīng)用于
全數(shù)字
鎖相環(huán)
上傳時(shí)間:
2013-07-06
上傳用戶(hù):LouieWu