C語言趣味程序百例精解
上傳時(shí)間： 2013-11-04
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Altera FPGA工程師成長手冊源文件
上傳時(shí)間： 2013-11-16
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請注意軟件勿用于商業(yè)用途，否則后果自負(fù)！請不要做拿手黨，好用大家享！頂起吧！解壓不成功時(shí)請把你們解壓軟件升級到最新版本！ 附件也有本人學(xué)習(xí)PADS9.3、CadenceAllegro16.5、orcad軟件以及教程一塊上傳，下載時(shí)最好不要用第三方軟件，直接保存就可以了。 PADS9.3安裝說明（兼容win7、xp）： 1.參考“PADS9.3圖文安裝方法(WIN7_XP)”完成軟件安裝。 2.參考“PADS9.3”完成破解！破解需要dos環(huán)境下完成，具體操作步驟教程有。 3.安裝目錄和源文件都不能是中文目錄 CadenceAllegro16.5（兼容win7、xp）兩個(gè)文件下載完成才能解壓，： 1.參考“真正的cadence_16.5_破解方法”按照操作步驟即可。 2.安裝目錄和源文件都不能是中文目錄 注意！！！ 如果破解不成功有可能破解文件壞掉了，請把“Cadence_Allegro16.5crack-修正破解方法”文件解壓，用里面破解文件重新破解一遍！
標(biāo)簽： CadenceAllegro PADS 16.5 win7
上傳時(shí)間： 2015-01-01
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Allegro16.6 破解過程詳解 1. 安裝 licensemanager （ 可以安裝到任何盤 ） ，最后問選擇 license 路徑時(shí)，單擊cancel ，然后finish ，安裝完成后重新啟動電腦。
標(biāo)簽： Cadance Allegro 16.6 破解
上傳時(shí)間： 2013-11-11
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
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ISE新建工程及使用IP核步驟詳解
上傳時(shí)間： 2015-01-01
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ISE13[1].1_設(shè)計(jì)流程詳解
標(biāo)簽： ISE 13 設(shè)計(jì)流程
上傳時(shí)間： 2015-01-01
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書上永遠(yuǎn)學(xué)不到的接插件知識（附電路圖詳解）
上傳時(shí)間： 2013-12-19
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ORCAD與PADS同步詳解
上傳時(shí)間： 2013-10-31
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討論、研究高性能覆銅板對它所用的環(huán)氧樹脂的性能要求，應(yīng)是立足整個(gè)產(chǎn)業(yè)鏈的角度去觀察、分析。特別應(yīng)從HDI多層板發(fā)展對高性能CCL有哪些主要性能需求上著手研究。HDI多層板有哪些發(fā)展特點(diǎn)，它的發(fā)展趨勢如何——這都是我們所要研究的高性能CCL發(fā)展趨勢和重點(diǎn)的基本依據(jù)。而HDI多層板的技術(shù)發(fā)展，又是由它的應(yīng)用市場——終端電子產(chǎn)品的發(fā)展所驅(qū)動（見圖1）。 圖1 在HDI多層板產(chǎn)業(yè)鏈中各類產(chǎn)品對下游產(chǎn)品的性能需求關(guān)系圖 1．HDI多層板發(fā)展特點(diǎn)對高性能覆銅板技術(shù)進(jìn)步的影響1.1 HDI多層板的問世，對傳統(tǒng)PCB技術(shù)及其基板材料技術(shù)是一個(gè)嚴(yán)峻挑戰(zhàn)20世紀(jì)90年代初，出現(xiàn)新一代高密度互連（High Density Interconnection，簡稱為 HDI）印制電路板——積層法多層板（Build—Up Multiplayer printed board，簡稱為 BUM）的最早開發(fā)成果。它的問世是全世界幾十年的印制電路板技術(shù)發(fā)展歷程中的重大事件。積層法多層板即HDI多層板，至今仍是發(fā)展HDI的PCB的最好、最普遍的產(chǎn)品形式。在HDI多層板之上，將最新PCB尖端技術(shù)體現(xiàn)得淋漓盡致。HDI多層板產(chǎn)品結(jié)構(gòu)具有三大突出的特征：“微孔、細(xì)線、薄層化”。其中“微孔”是它的結(jié)構(gòu)特點(diǎn)中核心與靈魂。因此，現(xiàn)又將這類HDI多層板稱作為“微孔板”。HDI多層板已經(jīng)歷了十幾年的發(fā)展歷程，但它在技術(shù)上仍充滿著朝氣蓬勃的活力，在市場上仍有著前程廣闊的空間。
標(biāo)簽： 性能 發(fā)展趨勢 覆銅板 環(huán)氧樹脂
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