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解調(diào)(diào)器

單片機(jī)定時(shí)器詳解

51單片機(jī)定時(shí)器、計(jì)數(shù)器的原理和應(yīng)用

標(biāo)簽： 單片機(jī)定時(shí)器

上傳時(shí)間： 2014-12-25

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Keil C51使用詳解

Keil C51使用詳解Keil C51 是美國(guó)Keil Software 公司出品的51 系列兼容單片機(jī)C 語(yǔ)言軟件開(kāi)發(fā)系統(tǒng)，與匯編相比，C 語(yǔ)言在功能上、結(jié)構(gòu)性、可讀性、可維護(hù)性上有明顯的優(yōu)勢(shì)，因而易學(xué)易用。用過(guò)匯編語(yǔ)言后再使用C 來(lái)開(kāi)發(fā)，體會(huì)更加深刻。Keil C51 軟件提供豐富的庫(kù)函數(shù)和功能強(qiáng)大的集成開(kāi)發(fā)調(diào)試工具，全Windows界面。另外重要的一點(diǎn)，只要看一下編譯后生成的匯編代碼，就能體會(huì)到Keil C51生成的目標(biāo)代碼效率非常之高，多數(shù)語(yǔ)句生成的匯編代碼很緊湊，容易理解。在開(kāi)發(fā)大型軟件時(shí)更能體現(xiàn)高級(jí)語(yǔ)言的優(yōu)勢(shì)。下面詳細(xì)介紹 Keil C51 開(kāi)發(fā)系統(tǒng)各部分功能和使用。第二節(jié) Keil C51 單片機(jī)軟件開(kāi)發(fā)系統(tǒng)的整體結(jié)構(gòu)C51 工具包的整體結(jié)構(gòu)，如圖(1)所示，其中uVision 與Ishell 分別是C51 forWindows 和for Dos 的集成開(kāi)發(fā)環(huán)境(IDE)，可以完成編輯、編譯、連接、調(diào)試、仿真等整個(gè)開(kāi)發(fā)流程。開(kāi)發(fā)人員可用IDE 本身或其它編輯器編輯C 或匯編源文件。然后分別由C51 及A51 編譯器編譯生成目標(biāo)文件(.OBJ)。目標(biāo)文件可由LIB51 創(chuàng)建生成庫(kù)文件，也可以與庫(kù)文件一起經(jīng)L51 連接定位生成絕對(duì)目標(biāo)文件(.ABS)。ABS 文件由OH51 轉(zhuǎn)換成標(biāo)準(zhǔn)的Hex 文件，以供調(diào)試器dScope51 或tScope51 使用進(jìn)行源代碼級(jí)調(diào)試，也可由仿真器使用直接對(duì)目標(biāo)板進(jìn)行調(diào)試，也可以直接寫(xiě)入程序存貯器如EPROM 中。圖(1) C51 工具包整體結(jié)構(gòu)圖第三節(jié) Keil C51 工具包的安裝81. C51 for Dos在 Windows 下直接運(yùn)行軟件包中DOS\C51DOS.exe 然后選擇安裝目錄即可。完畢后欲使系統(tǒng)正常工作須進(jìn)行以下操作(設(shè)C:\C51 為安裝目錄)：修改 Autoexec.bat，加入path=C:\C51\BinSet C51LIB=C:\C51\LIBSet C51INC=C:\C51\INC然后運(yùn)行Autoexec.bat2. C51 for Windows 的安裝及注意事項(xiàng)：在 Windows 下運(yùn)行軟件包中WIN\Setup.exe，最好選擇安裝目錄與C51 for Dos相同，這樣設(shè)置最簡(jiǎn)單(設(shè)安裝于C:\C51 目錄下)。然后將軟件包中crack 目錄中的文件拷入C:\C51\Bin 目錄下。第四節(jié) Keil C51 工具包各部分功能及使用簡(jiǎn)介1. C51 與A51(1) C51C51 是C 語(yǔ)言編譯器，其使用方法為：C51 sourcefile[編譯控制指令]或者 C51 @ commandfile其中 sourcefile 為C 源文件(.C)。大量的編譯控制指令完成C51 編譯器的全部功能。包控C51 輸出文件C.LST，.OBJ，.I 和.SRC 文件的控制。源文件(.C)的控制等，詳見(jiàn)第五部分的具體介紹。而 Commandfile 為一個(gè)連接控制文件其內(nèi)容包括：.C 源文件及各編譯控制指令，它沒(méi)有固定的名字，開(kāi)發(fā)人員可根據(jù)自己的習(xí)慣指定，它適于用控制指令較多的場(chǎng)合。(2) A51A51 是匯編語(yǔ)言編譯器，使用方法為：9A51 sourcefile[編譯控制指令]或 A51 @ commandfile其中sourcefile 為匯編源文件(.asm或.a51)，而編譯控制指令的使用與其它匯編如ASM語(yǔ)言類似，可參考其他匯編語(yǔ)言材料。Commandfile 同C51 中的Commandfile 類似，它使A51 使用和修改方便。2. L51 和BL51(1) L51L51 是Keil C51 軟件包提供的連接/定位器，其功能是將編譯生成的OBJ 文件與庫(kù)文件連接定位生成絕對(duì)目標(biāo)文件(.ABS)，其使用方法為：L51 目標(biāo)文件列表[庫(kù)文件列表] [to outputfile] [連接控制指令]或 L51 @Commandfile源程序的多個(gè)模塊分別經(jīng) C51 與A51 編譯后生成多個(gè)OBJ 文件，連接時(shí)，這些文件全列于目標(biāo)文件列表中，作為輸入文件，如果還需與庫(kù)文件(.LiB)相連接，則庫(kù)文件也必須列在其后。outputfile 為輸文件名，缺少時(shí)為第一模塊名，后綴為.ABS。連接控制指令提供了連接定位時(shí)的所有控制功能。Commandfile 為連接控制文件，其具體內(nèi)容是包括了目標(biāo)文件列表，庫(kù)文件列表及輸出文件、連接控制命令，以取代第一種繁瑣的格式，由于目標(biāo)模塊庫(kù)文件大多不止1 個(gè)，因而第2 種方法較多見(jiàn)，這個(gè)文件名字也可由使用者隨意指定。(2) Bl51BL51 也是C51 軟件包的連接/定位器，其具有L51 的所有功能，此外它還具有以下3 點(diǎn)特別之處：a. 可以連接定位大于64kBytes 的程序。b. 具有代碼域及域切換功能(CodeBanking & Bank Switching)c. 可用于RTX51 操作系統(tǒng)RTX51 是一個(gè)實(shí)時(shí)多任務(wù)操作系統(tǒng)，它改變了傳統(tǒng)的編程模式，甚至不必用main( )函數(shù)，單片機(jī)系統(tǒng)軟件向RTOS 發(fā)展是一種趨勢(shì)，這種趨勢(shì)對(duì)于186 和38610及68K 系列CPU 更為明顯和必須，對(duì)8051 因CPU 較為簡(jiǎn)單，程序結(jié)構(gòu)等都不太復(fù)雜，RTX51 作用顯得不太突出，其專業(yè)版軟件PK51 軟件包甚至不包括RTX51Full，而只有一個(gè)RTX51TINY 版本的RTOS。RTX51 TINY 適用于無(wú)外部RAM 的單片機(jī)系統(tǒng)，因而可用面很窄，在本文中不作介紹。Bank switching 技術(shù)因使用很少也不作介紹。3. DScope51，Tscope51 及Monitor51(1) dScope51dScope51 是一個(gè)源級(jí)調(diào)試器和模擬器，它可以調(diào)試由C51 編譯器、A51 匯編器、PL/M-51 編譯器及ASM－51 匯編器產(chǎn)生的程序。它不需目標(biāo)板（for windows 也可通過(guò)mon51 接目標(biāo)板），只能進(jìn)行軟件模擬，但其功能強(qiáng)大，可模擬CPU 及其外圍器件，如內(nèi)部串口，外部I/O 及定時(shí)器等，能對(duì)嵌入式軟件功能進(jìn)行有效測(cè)試。

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上傳時(shí)間： 2013-11-01

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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種：　　系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。　　算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。　　RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。　　門(mén)級(jí)（gate-level）：描述邏輯門(mén)以及邏輯門(mén)之間的連接的模型。　　開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。　　一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。　　Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能：　　· 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。　　· 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。　　· 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。　　· 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。　　· 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。　　· 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。　　· Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門(mén)級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能：　　- 提供了完整的一套組合型原語(yǔ)（primitive）; 　　- 提供了雙向通路和電阻器件的原語(yǔ); 　　- 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。　　Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。　　Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。

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基于增量式光電編碼器位移傳感器研究

為了實(shí)現(xiàn)對(duì)位移測(cè)量的需求，提出了一種基于增量式光電編碼器的位移傳感器的設(shè)計(jì)方案，并完成系統(tǒng)的軟硬件設(shè)計(jì)。傳感器硬件部分主要包括增量式光電編碼器、信號(hào)的傳輸處理和測(cè)量結(jié)果的顯示。軟件部分采用匯編語(yǔ)言設(shè)計(jì)，實(shí)時(shí)解算測(cè)量結(jié)果并驅(qū)動(dòng)顯示屏顯示。實(shí)際應(yīng)用表明，該系統(tǒng)具有操作簡(jiǎn)便、測(cè)試準(zhǔn)確的特點(diǎn)，達(dá)到了設(shè)計(jì)要求。

標(biāo)簽： 增量式光電編碼器位移傳感器

上傳時(shí)間： 2014-12-29

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linux_vi命令詳解-屏幕文本編輯器

本章將詳細(xì)介紹linux vi命令。文本編輯器是所有計(jì)算機(jī)系統(tǒng)中最常使用的一種工具。用戶在使用計(jì)算機(jī)的時(shí)候，往往需要建立自己的文件，無(wú)論是一般的文本文件、數(shù)據(jù)文件，還是編寫(xiě)的源程序文件，這些工作都離不開(kāi)linux vi命令。

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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種：　　系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。　　算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。　　RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。　　門(mén)級(jí)（gate-level）：描述邏輯門(mén)以及邏輯門(mén)之間的連接的模型。　　開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。　　一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。　　Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能：　　· 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。　　· 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。　　· 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。　　· 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。　　· 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。　　· 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。　　· Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門(mén)級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能：　　- 提供了完整的一套組合型原語(yǔ)（primitive）; 　　- 提供了雙向通路和電阻器件的原語(yǔ); 　　- 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。　　Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。　　Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。

標(biāo)簽： Verilog_HDL

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在 Windows 的資源管理器窗口中

在 Windows 的資源管理器窗口中，我們見(jiàn)過(guò) WinZIP,WinRAR 等軟件能在文件或文件夾的默認(rèn)快捷菜單中添加幾個(gè)菜單項(xiàng)，它可以使用戶無(wú)須進(jìn)入軟件內(nèi)部而直接在視窗中進(jìn)行壓縮/解壓操作，十分方便用戶操作，這無(wú)疑是一個(gè)較好的應(yīng)用模型，它就是我們所說(shuō)的Shell擴(kuò)展技術(shù)。此源代碼將以一個(gè)普通的源代碼統(tǒng)計(jì)程序?yàn)槔齺?lái)說(shuō)明怎樣實(shí)現(xiàn)Shell擴(kuò)展技術(shù)。

標(biāo)簽： Windows 資源管理器窗口

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一個(gè)交織器的源代碼留言：站長(zhǎng)

一個(gè)交織器的源代碼留言：站長(zhǎng)，我上載的代碼如果有解壓后不識(shí)別的文件類型，請(qǐng)保存為rar即可打開(kāi)！

標(biāo)簽： 交織器源代碼

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51定時(shí)器完整源程序。有詳細(xì)介紹

51定時(shí)器完整源程序。有詳細(xì)介紹，解壓即用。非常方便，實(shí)用

標(biāo)簽： 51定時(shí)器源程序詳細(xì)介紹

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acseespasssee破解器

acseespasssee破解器，解壓后即可使用，無(wú)密碼。很簡(jiǎn)單，看后即明白。

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