搶答器除具有基本的搶答功能外，還具有定時、計時和報警功能。
標(biāo)簽： 搶答器
上傳時間： 2013-04-24
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四電壓比較器LM339的典型應(yīng)用實例: LM339集成塊內(nèi)部裝有四個獨立的電壓比較器，該電壓比較器的特點是：1）失調(diào)電壓小，典型值為2mV；2）電源電壓范圍寬，單電源為2-36V，雙電源電壓為±1V-
上傳時間： 2013-07-11
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1993年，Turbo碼的提出，以其接近Shannon極限的優(yōu)異的性能在編碼界引起了轟動，并成為研究的熱點。隨著研究的不斷深入和技術(shù)的發(fā)展，目前，Turbo碼已經(jīng)應(yīng)用到很多實際通信系統(tǒng)中。同時，如何實現(xiàn)Turbo碼編譯碼器成為了人們研究的重點。 論文以基于FPGA實現(xiàn)Turbo碼編譯碼器為研究目標(biāo)，首先分析了Turbo碼的基本編譯碼原理和3GPP標(biāo)準(zhǔn)的Turbo碼編碼結(jié)構(gòu)。然后分析了MAP譯碼算法，Log-MAP譯碼算法和Max-Log-MAP譯碼算法，接著仔細(xì)分析了對系統(tǒng)性能影響的各個參數(shù)并逐一進(jìn)行選擇，最后對各個選擇的系統(tǒng)進(jìn)行仿真，對仿真的結(jié)果進(jìn)行比較論證，確定滿足系統(tǒng)性能要求的各個參數(shù)。 論文在系統(tǒng)仿真分析論證的基礎(chǔ)之上，進(jìn)行了Turbo碼編碼器的設(shè)計實現(xiàn)和硬件測試，選擇Max-Log-MAP譯碼算法進(jìn)行了Turbo碼譯碼器的FPGA設(shè)計實現(xiàn)和硬件測試。最后完成整個通信系統(tǒng)的搭建和調(diào)試。主要針對FPGA實現(xiàn)的數(shù)據(jù)量化、定點數(shù)據(jù)表示方式、Max-Log-MAP算法子譯碼器關(guān)鍵運算單元的FPGA設(shè)計和譯碼的時序控制進(jìn)行了深入研究，完成了固定譯碼長度的Turbo碼譯碼器的FPGA設(shè)計實現(xiàn)，并利用ModelSim和MATLAB分別對譯碼器進(jìn)行了時序功能驗證和FPGA定點仿真測試。
上傳時間： 2013-05-30
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在溫差電偶實驗中,要保持冷端溫度恒定,通常是將其冷端置于冰水混和物中。這種方法需要制冰,實驗準(zhǔn)備復(fù)雜,且效果也不很理想。對實驗進(jìn)行改進(jìn),制作一臺冷端溫度補償器,用其取代冰水混和物。實踐證明,補償器工作
上傳時間： 2013-05-27
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ARM微處理器的應(yīng)用已經(jīng)遍及工業(yè)控制、消費類電子產(chǎn)品、通信系統(tǒng)、網(wǎng)絡(luò)系統(tǒng)、無線系統(tǒng)等各類產(chǎn)品市場，占領(lǐng)了32位RISC微處理器75％以上的市場份額。 本文設(shè)計的基于JTAG接口的ARM編程器，以ARM微處理器作為CPU，利用其JTAG接口對Flash在線編程的技術(shù)，給以ARM為內(nèi)核的應(yīng)用板(數(shù)控系統(tǒng)硬件平臺)進(jìn)行快速軟件升級。在分析相關(guān)技術(shù)的基礎(chǔ)上，給出了系統(tǒng)的總體設(shè)計方案，設(shè)計了系統(tǒng)的硬件和軟件。 首先詳細(xì)分析了JTAG技術(shù)、USB技術(shù)和Modem通信原理。編程器以USB口和RS-232口作為通信接口，以JTAG接口作為調(diào)試接口和編程接口。 其次，在分析編程器需求的基礎(chǔ)上，給出了系統(tǒng)的總體設(shè)計方案，選擇了主要的部件。系統(tǒng)硬件的核心部件采用了Philips LPC2144ARM芯片，擴(kuò)展了JTAG接口、USB接口、Modem接口，同時又構(gòu)造出了一個JTAG接口。該芯片具有SPI總線，采用與SPI兼容的外部Flash作為存儲器。編程器軟件在ADS集成開發(fā)環(huán)境下開發(fā)調(diào)試。 最后，對編程器技術(shù)實現(xiàn)上的不足作了分析和編程器設(shè)計的不完善之處作了總結(jié)，并對編程器的發(fā)展趨勢作了探討和展望。
上傳時間： 2013-06-16
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基于STM32的雙極性逆變器軟件，用于對逆變電源的研究，里面有雙極性SPWM數(shù)組的計算公式
上傳時間： 2013-05-24
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標(biāo)準(zhǔn)化組織/國際電工委員會)聯(lián)合推出的活動圖像編碼標(biāo)準(zhǔn)。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。基于上下文的自適應(yīng)二進(jìn)制算術(shù)編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應(yīng)可變長編碼)，CABAC具有更高的數(shù)據(jù)壓縮率：在同等編碼質(zhì)量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現(xiàn)很高的數(shù)據(jù)壓縮率，但這是以增加實現(xiàn)的復(fù)雜性為代價的。在已有的硬件實現(xiàn)方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現(xiàn)流程，并在仔細(xì)分析了H.264/AVC碼流結(jié)構(gòu)的基礎(chǔ)上，總結(jié)出了影響CABAC解碼效率的各個環(huán)節(jié)，并以此為出發(fā)點，對CABAC解碼所需中的各個功能模塊進(jìn)行了優(yōu)化設(shè)計，設(shè)計出一種新的CABAC解碼器結(jié)構(gòu)，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據(jù)CABAC的碼流結(jié)構(gòu)特性，采用4個子解碼器級聯(lián)的方式來進(jìn)一步提高解碼速率。 最后，用Verilog語言對所設(shè)計的CABAC解碼器進(jìn)行了描述，用EDA軟件對其進(jìn)行了仿真，并在FPGA上驗證了其功能，結(jié)果顯示，該CABAC解碼器結(jié)構(gòu)顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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H.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 本文以實現(xiàn)D1格式的H.264/AVC實時編碼器為目標(biāo)，作者負(fù)責(zé)系統(tǒng)架構(gòu)設(shè)計，軟硬件劃分以及部分模塊的硬件算法設(shè)計與實現(xiàn)。通過對H.264/AVC編碼器中主要模塊的算法復(fù)雜度的評估，算法特點的分析，同時考慮到編碼器系統(tǒng)的可伸縮性，可擴(kuò)展性，本文采用了DSP+FPGA的系統(tǒng)架構(gòu)。DSP充當(dāng)核心處理器，而FPGA作為協(xié)處理器，針對編碼器中最復(fù)雜耗時的模塊一運動估計模塊，設(shè)計相應(yīng)的硬件加速引擎，以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運動補償混合編碼方案，其中一個主要的不同在于幀間預(yù)測采用了可變塊尺寸的運動估計，同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預(yù)測，可以改善運動補償精度，提高圖像質(zhì)量和編碼效率，但同時也大大增加了編碼器的復(fù)雜度，因此需要設(shè)計專門的硬件加速引擎。 本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設(shè)計與實現(xiàn)，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設(shè)計中，將多處理器技術(shù)和流水線技術(shù)相結(jié)合，提供高性能的并行計算能力，同時，采用合理的存儲器組織結(jié)構(gòu)以提供高數(shù)據(jù)吞吐量，滿足運算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環(huán)境下建立測試平臺，完成了對整個設(shè)計的RTL級的仿真驗證，并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進(jìn)行優(yōu)化，從而使工作頻率最終達(dá)到134MHz，分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實時性要求。
標(biāo)簽： DSPFPGA H264 264 AVC
上傳時間： 2013-07-24
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糾錯碼技術(shù)是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯碼，在線性分組碼中，它具有最強的糾錯能力，既能糾正隨機(jī)錯誤，也能糾正突發(fā)錯誤，在深空通信、移動通信、磁盤陣列、光存儲及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛，在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC：Reed-Solomon ProductCode)進(jìn)行糾錯，RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發(fā)階段具有安全、方便、可隨時修改設(shè)計等不可替代的優(yōu)點，在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計的靈活性，可靠性，同時提高硬件開發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點使其得到越來越廣泛的應(yīng)用，F(xiàn)PGA設(shè)計技術(shù)也被越來越多的設(shè)計人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法，提出RS編碼器實現(xiàn)方案，詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實現(xiàn)，針對ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯RS譯碼器實現(xiàn)方案，在譯碼器復(fù)雜度和延時上作了折衷，降低了譯碼器的復(fù)雜度并提高了最高工作頻率，利用有限域乘法器的特性對編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率，節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計并成功實現(xiàn)了RS(208，192)編譯碼器。
上傳時間： 2013-07-20
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數(shù)字語音通信是當(dāng)前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語音信號壓縮編碼是數(shù)字語音信號處理的一個方面，它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語音編碼中，美國聯(lián)邦標(biāo)準(zhǔn)混合激勵線性預(yù)測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質(zhì)量，具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺在數(shù)字信號處理和通信領(lǐng)域具有著獨特的優(yōu)勢。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預(yù)測聲碼器的研究與設(shè)計。首先介紹了語音編碼研究的發(fā)展?fàn)顩r以及低速率語音編碼研究的意義，接著在對MELP算法進(jìn)行深入分析的基礎(chǔ)上，提出了利用DSP Builder在Matlab中建模的思路及實現(xiàn)過程，最后本文把重點放在MELP聲碼器的編解碼器設(shè)計上，利用DSP Builder、QuartusⅡ分別設(shè)計了其中的濾波器、分幀加窗處理、線性預(yù)測分析等關(guān)鍵模塊。 在Simulink環(huán)境下運用SignalCompiler對編解碼系統(tǒng)進(jìn)行功能仿真，為了便于仿真，系統(tǒng)中沒有設(shè)計的模塊在Simulink中用數(shù)學(xué)模型代替，仿真結(jié)果表明，合成語音信號與原始信號很好的擬合，系統(tǒng)編解碼后語音質(zhì)量基本良好。
上傳時間： 2013-06-02
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