現(xiàn)代IC設(shè)計(jì)中，隨著設(shè)計(jì)規(guī)模的擴(kuò)大和復(fù)雜度的增長，驗(yàn)證成為最嚴(yán)峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設(shè)計(jì)中，很難用單一的驗(yàn)證方法來對(duì)復(fù)雜芯片進(jìn)行有效的驗(yàn)證，為了將設(shè)計(jì)錯(cuò)誤減少到可接受的最小量，需要將一系列的驗(yàn)證方法和工具結(jié)合起來。 在64位全定制嵌入式CPU設(shè)計(jì)過程中，使用了多種驗(yàn)證技術(shù)和方法，并將FPGA驗(yàn)證作為ASIC驗(yàn)證的重要補(bǔ)充，加強(qiáng)了設(shè)計(jì)正確的可靠性。 論文首先介紹了64位CPU的結(jié)構(gòu)，結(jié)合選用的Xilinx的Virtex
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頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前，常用的頻率合成技術(shù)有直接式頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)。DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細(xì)且相位連續(xù)的信號(hào)，也可以通過改變相位字改變信號(hào)的相位，因此也廣泛用于數(shù)字通信領(lǐng)域。 本論文是利用FPGA完成一個(gè)DDS系統(tǒng)。DDS是把一系列數(shù)字量形式的信號(hào)通過D/A轉(zhuǎn)換形成模擬量形式的信號(hào)的合成技術(shù)。主要是利用高速存儲(chǔ)器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。一個(gè)典型的DDS系統(tǒng)應(yīng)包括：相位累加器，可在時(shí)鐘的控制下完成相位的累加(一般由ROM實(shí)現(xiàn))；DA轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號(hào)。 本文根據(jù)設(shè)計(jì)指標(biāo)，進(jìn)行了DDS系統(tǒng)分析和設(shè)計(jì)，包括DDS系統(tǒng)框圖的設(shè)計(jì)，相位控制字和頻率控字的設(shè)計(jì)，以及軟件和硬件設(shè)計(jì)，重點(diǎn)在于利用FPGA改進(jìn)設(shè)計(jì)，包括控制系統(tǒng)(頻率控制器和初始相位控制器)，尋址系統(tǒng)(相位累加器和數(shù)據(jù)存儲(chǔ)器)，以及轉(zhuǎn)換系統(tǒng)(D/A轉(zhuǎn)換器和濾波器)的設(shè)計(jì)。介紹了利用現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)實(shí)現(xiàn)數(shù)控振蕩器(DNO，即DDS)的原理、電路結(jié)構(gòu)，重點(diǎn)介紹了DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了采用ALTERA公司的FIEX1OK系列FPGA芯片EPF10K20TC144-4芯片進(jìn)行直接數(shù)字頻率合成的VHDL源程序。
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頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域，目前，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法，是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點(diǎn)而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究，DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號(hào)通過D/A轉(zhuǎn)換形成模擬量形式的信號(hào)的合成技術(shù)。主要是利用高速存儲(chǔ)器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個(gè)典型的DDS系統(tǒng)應(yīng)包括以下三個(gè)部分：相位累加器可以時(shí)鐘的控制下完成相位的累加；相位一幅度碼轉(zhuǎn)換電路一般由ROM實(shí)現(xiàn)；D/A轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號(hào)。 現(xiàn)場(chǎng)可編程門陣列(FPGA)設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實(shí)現(xiàn)一個(gè)DDS系統(tǒng)，該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實(shí)現(xiàn)的，使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展，闡述了基于FPGA實(shí)現(xiàn)DDS技術(shù)的意義；然后介紹了DDS的基本理論；接著介紹了FPGA的基礎(chǔ)知識(shí)如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等；隨后介紹了利用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點(diǎn)介紹DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了部分VHDL源程序。采用該方法設(shè)計(jì)的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片，具有高性能、高性價(jià)比，電路結(jié)構(gòu)簡單等特點(diǎn)；接著對(duì)輸出信號(hào)頻譜進(jìn)行了分析，特別是對(duì)信號(hào)的相位截?cái)嗾`差和幅度量化誤差進(jìn)行了詳細(xì)的討論，由此得出了改善系統(tǒng)性能的幾種方法；最后給出硬件實(shí)物照片和測(cè)試結(jié)果，并對(duì)此作了一定的分析。
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擴(kuò)頻通信是一種性能優(yōu)異的通信方式，自其誕生之日起就受到了業(yè)內(nèi)人士的廣泛關(guān)注。本文以DS/SS接收機(jī)為基礎(chǔ)，圍繞相關(guān)的理論和技術(shù)，開展了載波跟蹤技術(shù)FPGA實(shí)現(xiàn)的研究。 論文首先綜述了課題的來源、背景和意義，闡述了DS/SS接收系統(tǒng)前端處理模塊和信號(hào)處理模塊的結(jié)構(gòu)，指出了本課題的關(guān)鍵技術(shù)。與此同時(shí)，作者在參考了大量國內(nèi)外有關(guān)文獻(xiàn)的基礎(chǔ)上，深入研究了四相鑒頻、自動(dòng)頻率跟蹤鑒頻以及反正切鑒相等載波跟蹤鑒頻、鑒相算法，并根據(jù)這些理論設(shè)計(jì)了FLL與PLL相結(jié)合的載波跟蹤策略，完成了CPAFC和Costas環(huán)路仿真和性能分析。 其次，論文對(duì)載波跟蹤環(huán)路的硬件電路進(jìn)行了設(shè)計(jì)，其中包括基帶信號(hào)處理的混頻、相關(guān)和積分清洗模塊，誤差量的提取和控制模塊，以及本地載波的產(chǎn)生模塊等，并在Altera公司的Stratix系列芯片----EP1S808956C6上對(duì)每個(gè)組成模塊進(jìn)行了功能和時(shí)序上的仿真與實(shí)現(xiàn)，之后對(duì)系統(tǒng)各模塊進(jìn)行了集成，解決了系統(tǒng)實(shí)現(xiàn)的同步問題。 最后，論文對(duì)系統(tǒng)作了實(shí)驗(yàn)總結(jié)與分析，包括板級(jí)驗(yàn)證總結(jié)與分析、接收機(jī)載波跟蹤性能分析，以及對(duì)載波同步技術(shù)的總結(jié)和展望。
標(biāo)簽： FPGA DSSS 接收機(jī) 載波
上傳時(shí)間： 2013-04-24
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伴隨著多媒體顯示和傳輸技術(shù)的發(fā)展,人們獲得了越來越高的視聽享受。從傳統(tǒng)的模擬電視,到標(biāo)清、高清、全高清。與顯示技術(shù)發(fā)展結(jié)伴而行的是顯示接口技術(shù)的發(fā)展,從模擬的AV端子,S-Video和VGA接口,到數(shù)字顯示的DVI接口,技術(shù)上經(jīng)歷了一個(gè)從模擬到數(shù)字,從并行到串行,從低速到高速的發(fā)展過程。 HDMI是最新的高清晰度多媒體接口,它的規(guī)范由Silicon Image等七家公司提出,具有帶寬大,尺寸小,傳輸距離長和支持正版保護(hù)等功能,符合當(dāng)今技術(shù)的發(fā)展潮流,一經(jīng)推出,就獲得了巨大的成功。成為平板顯示器、高清電視等設(shè)備的標(biāo)準(zhǔn)接口之一,并獲得了越來越廣泛的應(yīng)用。 從上世紀(jì)80年代XILINX發(fā)明第一款FPGA芯片以來,FPGA就以其體系結(jié)構(gòu)和邏輯單元靈活,運(yùn)算速度快,編程方便等優(yōu)點(diǎn)廣泛應(yīng)用與IC設(shè)計(jì)、系統(tǒng)控制、視頻處理、通信系統(tǒng)、航空航天等諸多方面。 本文利用ALTERA的一款高端FPGA芯片EP2S180F1508C3為核心,配合Silicon Image的專用HDMI接收芯片搭建了一個(gè)HDMI的接收顯示平臺(tái)。針對(duì)HDMI帶寬寬,數(shù)據(jù)量大的特點(diǎn),使用了新型的DDR2 SDRAM作為視頻信號(hào)的輸入和輸出緩沖。在硬件板級(jí)設(shè)計(jì)上,針對(duì)HDMI和DDR2的相關(guān)高速電路,采用了一系列的高速電路設(shè)計(jì)方法,有效的避免了信號(hào)的反射,串?dāng)_等不良現(xiàn)象。同時(shí)在對(duì)HDMI規(guī)范和DDR2 SDRAM時(shí)序規(guī)范的深入研究的基礎(chǔ)上,在ALTERA的開發(fā)平臺(tái)QUARTUSII上編寫了系統(tǒng)的頂層模塊和相關(guān)各功能子模塊,并仿真通過。 論文的主要工作和創(chuàng)新點(diǎn)表現(xiàn)在以下幾個(gè)方面： 1、論文研究了最新的HDMI接口規(guī)范和新型存儲(chǔ)器件DDR2的時(shí)序規(guī)范。 2、論文搭建的整個(gè)系統(tǒng)相當(dāng)龐大,涉及到相關(guān)的規(guī)范、多種芯片的資料、各種工具軟件的使用、原理圖的繪制和PCB板的布局布線,直至后期的編程仿真,花費(fèi)了作者大量的時(shí)間和精力。 3、論文首次使用FPGA來處理HDMI信號(hào)且直接驅(qū)動(dòng)顯示器件,區(qū)別于-般的ASIC方案。 4、論文對(duì)高速電路特別是的DDR2布局布線,采用了一系列的專門措施,具有一定的借鑒價(jià)值。
標(biāo)簽： FPGA HDMI 顯示系統(tǒng)
上傳時(shí)間： 2013-06-22
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對(duì)弓網(wǎng)故障的檢測(cè)在列車提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實(shí)時(shí)存儲(chǔ)和傳輸故障圖像極其困難。JPEG作為一種低復(fù)雜度、高壓縮比的圖像壓縮標(biāo)準(zhǔn)在多媒體、網(wǎng)絡(luò)傳輸?shù)阮I(lǐng)域得到廣泛的應(yīng)用。和相同圖像質(zhì)量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設(shè)計(jì)靈活、高速的卓越特性，逐漸成為許多應(yīng)用中首先器件，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程。 本文旨在研究并實(shí)現(xiàn)一種實(shí)時(shí)采集并對(duì)特定幀進(jìn)行壓縮傳輸?shù)姆椒āＭㄟ^采用可編程邏輯器件FPGA來實(shí)現(xiàn)整個(gè)采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點(diǎn)。 本文首先介紹了開發(fā)硬件可編程邏輯門陣列FPGA及其開發(fā)語言Veridlog，并介紹了FPGA的設(shè)計(jì)方法及開發(fā)流程；接著介紹了PAL制視頻采集的相關(guān)知識(shí)及設(shè)計(jì)，其中主要包括基于I2C總線的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標(biāo)準(zhǔn)介紹及視頻同步信號(hào)的獲取、基于SDRAM的視頻幀存儲(chǔ)、VGA顯示控制設(shè)計(jì)；隨后介紹了JPEG標(biāo)準(zhǔn)，并根據(jù)故障檢測(cè)的特點(diǎn)，設(shè)計(jì)了針對(duì)灰度圖像壓縮的JPEG編碼器，設(shè)計(jì)中先分別對(duì)組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進(jìn)行了仿真測(cè)試，然后再對(duì)整個(gè)JPEG編碼器進(jìn)行了測(cè)試；最后設(shè)計(jì)了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設(shè)計(jì)的JPEG編碼器進(jìn)行壓縮，再設(shè)計(jì)一個(gè)僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機(jī)，在PC機(jī)上通過將接收的碼流以ASCⅡ碼的形式還原為采集圖片。 本文實(shí)現(xiàn)了整個(gè)采集壓縮系統(tǒng)，同時(shí)也進(jìn)一步驗(yàn)證了本文設(shè)計(jì)的灰度圖像JPEG編碼器的正確性。相信本文無論是對(duì)弓網(wǎng)故障的圖像檢測(cè)，還是對(duì)于JPEG編碼器的芯片設(shè)計(jì)都有一定的參考價(jià)值。
標(biāo)簽： FPGA JPEG 壓縮系統(tǒng)
上傳時(shí)間： 2013-04-24
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基于ISD4004芯片的語音錄放設(shè)計(jì),內(nèi)含詳細(xì)說明，程序代碼。
上傳時(shí)間： 2013-06-29
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隨著網(wǎng)絡(luò)技術(shù)和通信技術(shù)的突飛猛進(jìn)，人們對(duì)通信的保密性能，抗干擾能力的要求越來越高，而且對(duì)信息隱蔽、多址保密通信等特性提出了更高的要求。這些要求的實(shí)現(xiàn)都離不開擴(kuò)頻通信技術(shù)的應(yīng)用，而擴(kuò)頻通信芯片作為擴(kuò)頻通信網(wǎng)絡(luò)的核心器件，自然也成了研究的重點(diǎn)。本論文旨在借鑒國內(nèi)外相關(guān)研究成果，并以家庭電力線通信環(huán)境為背景，驗(yàn)證了一種CDMA碼分多址通信的實(shí)現(xiàn)方案，并通過智能家庭系統(tǒng)展示了其應(yīng)用效果。 本課題以構(gòu)建家庭電力載波通信網(wǎng)絡(luò)為目標(biāo)，首先，以兩塊Cyclone系列FPGA開發(fā)板為基礎(chǔ)，分別作為發(fā)送單元和接收單元，構(gòu)建了系統(tǒng)的硬件開發(fā)平臺(tái)；以QuartusⅡ 7.2為開發(fā)環(huán)境，運(yùn)用Verilog硬件描述語言，編寫擴(kuò)頻模塊和解擴(kuò)模塊，并且進(jìn)行了測(cè)試、仿真和綜合，驗(yàn)證了通過專用芯片實(shí)現(xiàn)擴(kuò)頻通信系統(tǒng)的可行性。應(yīng)用方面，采用電力線載波通信芯片，提出了一種由智能插線板和嵌入式網(wǎng)關(guān)構(gòu)成的家電控制系統(tǒng)。用戶通過WEB方式登陸嵌入式網(wǎng)關(guān)，智能插線板能夠在嵌入式網(wǎng)關(guān)的控制下控制電器的電源、發(fā)送紅外遙控指令，實(shí)現(xiàn)對(duì)家電的遠(yuǎn)程遙控。使用兩塊FPGA開發(fā)板，實(shí)現(xiàn)了擴(kuò)頻通信基本收發(fā)是本設(shè)計(jì)得主要成果；將擴(kuò)頻通訊技術(shù)、嵌入式Web技術(shù)引入到智能家庭系統(tǒng)的設(shè)計(jì)當(dāng)中是本文的一個(gè)特點(diǎn)。 仿真和實(shí)驗(yàn)表明：采用電力線載波通信芯片組建家庭網(wǎng)絡(luò)的方案可行，由智能插線板和嵌入式網(wǎng)關(guān)構(gòu)成的家電控制系統(tǒng)能靈活、便捷地實(shí)施家電控制，并具有一定的節(jié)能效果。
標(biāo)簽： FPGA 擴(kuò)頻通信 芯片設(shè)計(jì)
上傳時(shí)間： 2013-06-17
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在視頻傳輸系統(tǒng)中，最大障礙是視頻數(shù)據(jù)的大數(shù)據(jù)量傳輸。故壓縮就顯得尤為必要。MJPEG是以25幀每秒傳輸?shù)腏PEG圖像。本文根據(jù)JPEG基本壓縮模式，通過前端圖像采集芯片輸出標(biāo)準(zhǔn)的4：2：2格式的圖像流，在XILINX公司的SPARTAN IIE芯片下壓縮，獲得了良好效果，壓縮比達(dá)到10：1。中間的各個(gè)環(huán)節(jié)同MATLAB下同等壓縮相比，除了精度上有點(diǎn)差別外，基本一致。同專用芯片相比，比專用芯片靈活得多，F(xiàn)PGA內(nèi)部全部是可編程，燒寫不同的程序便可實(shí)現(xiàn)不同的壓縮。同DSP相比，壓縮時(shí)間極大的提高，同周霖的“基于DSP技術(shù)的靜態(tài)圖像壓縮編碼”一文中編碼所需的時(shí)間進(jìn)行比較(DCT變換消耗4224個(gè)指令，量化Z排序耗960指令，huffman編碼至少耗1400指令)，假設(shè)令其采用6000系列DSP，指令周期為6ns，運(yùn)算速度為1336MIPS。壓縮一個(gè)8*8DCT塊，采用高檔的DSP，消耗39tJs，而采用27M的FPGA只需6us，若采用FPGA內(nèi)部自帶的DLL將時(shí)鐘倍頻到54M，則只需要3us．本設(shè)計(jì)同傳統(tǒng)的壓縮實(shí)現(xiàn)方式相比，在速度和靈活性上有了極大的提高。
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圖像采集是數(shù)字化圖像處理的第一步，開發(fā)圖像采集平臺(tái)是視覺系統(tǒng)開發(fā)的基礎(chǔ)。視覺檢測(cè)的速度是視覺檢測(cè)要解決的關(guān)鍵技術(shù)之一，也是專用圖像處理系統(tǒng)設(shè)計(jì)所要完成的首要目標(biāo)
標(biāo)簽： 高速圖像采集
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