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調(diào)速;仿真

  • 參數(shù)化Viterbi譯碼器的FPGA實現(xiàn)

    本文以某型號接收機(jī)的應(yīng)用為背景,主要論述了如何實現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實現(xiàn)、仿真測試等。這些可變的參數(shù)包括:碼型、ACS(加比選)單元的數(shù)目、軟判決比特數(shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。  本文的創(chuàng)新之處在于,針對FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式,大大節(jié)省了嵌入式RAM塊;提出了一種新的累加度量值的歸一化辦法;此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法,大大提高了仿真的速度。  所設(shè)計的(2,1,7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號接收機(jī),經(jīng)受了實際應(yīng)用的考驗產(chǎn)生了巨大的經(jīng)濟(jì)效益。

    標(biāo)簽: Viterbi FPGA 參數(shù) 譯碼器

    上傳時間: 2013-04-24

    上傳用戶:waizhang

  • 基于ARM的嵌入式SUAV飛控系統(tǒng)設(shè)計與實現(xiàn)

    本課題源于空中機(jī)器人大賽參賽項目。針對比賽要求,提出了一種基于ARM的低成本、高性能的嵌入式微小無人機(jī)飛行控制系統(tǒng)的整體方案,并由此展開了一系列的研究工作。 本文的重點是飛行控制系統(tǒng)的姿態(tài)確定系統(tǒng)設(shè)計和飛行控制系統(tǒng)的硬件設(shè)計及實現(xiàn)。 本文首先回顧了國內(nèi)外微小無人機(jī)發(fā)展歷程,介紹了其研究現(xiàn)狀,并指出了微小無人機(jī)的發(fā)展趨勢。根據(jù)需求設(shè)計了低價位、高性能的嵌入式微小無人機(jī)飛行控制系統(tǒng)的整體方案。 設(shè)計了低成本、低功耗的微小無人機(jī)的姿態(tài)確定系統(tǒng)方案,利用姿態(tài)四元數(shù)、龍格庫塔法、高斯牛頓法和擴(kuò)展卡爾曼濾波器估計出系統(tǒng)的姿態(tài)矩陣;對姿態(tài)確定方案進(jìn)行了仿真。 設(shè)計了基于ARM的飛行控制系統(tǒng)的硬件部分,包括電源及復(fù)位電路,UART、SPI、JTAG等接口電路,PWM信號發(fā)生電路,A/D采樣電路及前置電路,光電耦合電路等;完成了整個飛控系統(tǒng)PCB板制作以及對所設(shè)計電路的調(diào)試工作,使得系統(tǒng)運轉(zhuǎn)正常。 最后針對本文設(shè)計的硬件平臺進(jìn)行了啟動代碼等系統(tǒng)底層軟件的編寫和調(diào)試,建立了系統(tǒng)的啟動環(huán)境。

    標(biāo)簽: SUAV ARM 嵌入式 飛控

    上傳時間: 2013-06-03

    上傳用戶:kgylah

  • 基于FPGA的8位增強(qiáng)型CPU設(shè)計與驗證

    隨著信息技術(shù)的發(fā)展,系統(tǒng)級芯片SoC(System on a Chip)成為集成電路發(fā)展的主流。SoC技術(shù)以其成本低、功耗小、集成度高的優(yōu)勢正廣泛地應(yīng)用于嵌入式系統(tǒng)中。通過對8位增強(qiáng)型CPU內(nèi)核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現(xiàn),對SoC設(shè)計作了初步研究。 在對Intel MCS-8051的匯編指令集進(jìn)行了深入地分析的基礎(chǔ)上,按照至頂向下的模塊化的高層次設(shè)計流程,對8位CPU進(jìn)行了頂層功能和結(jié)構(gòu)的定義與劃分,并逐步細(xì)化了各個層次的模塊設(shè)計,建立了具有CPU及定時器,中斷,串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數(shù)據(jù)通路的設(shè)計規(guī)劃。利用有限狀態(tài)機(jī)及微程序的思想完成了控制通路的各個層次模塊的設(shè)計規(guī)劃。利用組合電路與時序電路相結(jié)合的思想完成了定時器,中斷以及串行接口的規(guī)劃。采用邊沿觸發(fā)使得一個機(jī)器周期對應(yīng)一個時鐘周期,執(zhí)行效率提高。使用硬件描述語言實現(xiàn)了各個模塊的設(shè)計。借助EDA工具ISE集成開發(fā)環(huán)境完成了各個模塊的編程、調(diào)試和面向FPGA的布局布線;在Synplify pro綜合工具中完成了綜合;使用Modelsim SE仿真工具對其進(jìn)行了完整的功能仿真和時序仿真。 設(shè)計了一個通用的擴(kuò)展接口控制器對原有的8位處理器進(jìn)行擴(kuò)展,加入高速DI,DO以及SPI接口,增強(qiáng)了8位處理器的功能,可以用于現(xiàn)有單片機(jī)進(jìn)行升級和擴(kuò)展。 本設(shè)計的CPU全面兼容MCS-51匯編指令集全部的111條指令,在時鐘頻率和指令的執(zhí)行效率指標(biāo)上均優(yōu)于傳統(tǒng)的MCS-51內(nèi)核。本設(shè)計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結(jié)合開發(fā)出用戶需要的固核和硬核,可讀性好,易于擴(kuò)展使用,易于升級,比較有實用價值。本設(shè)計通過FPGA驗證。

    標(biāo)簽: FPGA CPU 8位 增強(qiáng)型

    上傳時間: 2013-04-24

    上傳用戶:jlyaccounts

  • 基于FPGA的DQPSK調(diào)制解調(diào)器研究與設(shè)計

    本課題對DQPSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)進(jìn)行了比較全面的研究,利用DQPSK調(diào)制技術(shù)實現(xiàn)了碼速200Kbps的調(diào)制器。調(diào)制載頻3.2MHz、帶寬180KHz、帶外抑制大于45dB,調(diào)制器設(shè)計達(dá)到預(yù)定要求。解調(diào)器硬件完成,軟件未全部實現(xiàn),但完成了CIC濾波器、載波跟蹤環(huán)、位定時同步、并串轉(zhuǎn)換等幾個關(guān)鍵模塊的設(shè)計。對解調(diào)器做了實驗測試,驗證了相關(guān)模塊設(shè)計的正確性,解調(diào)器中重要的載波同步功能已能實現(xiàn)。 在本文中,主要介紹了DQPSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)。著重對差分編解碼、成形濾波器、Costas載波跟蹤環(huán)以及CIC濾波器進(jìn)行了詳細(xì)敘述,對硬件設(shè)計則做了簡要的說明,給出了主要電路圖和實物圖。 在重要設(shè)計環(huán)節(jié)上,文中進(jìn)行了比較細(xì)致的Matlab仿真及System View仿真,并給出了相關(guān)分析與說明。最后,采用VHDL 硬件描述語言對系統(tǒng)進(jìn)行了設(shè)計與實現(xiàn)。文中對位定時同步以及CIC濾波器的可變速設(shè)計做了創(chuàng)新與改進(jìn)。

    標(biāo)簽: DQPSK FPGA 調(diào)制解調(diào)器

    上傳時間: 2013-05-22

    上傳用戶:michael52

  • proteus仿真交通燈

    proteus仿真交通燈 十字路口交通燈 并設(shè)有定時時間

    標(biāo)簽: proteus 仿真 交通燈

    上傳時間: 2013-07-17

    上傳用戶:tuilp1a

  • 一種高性能的步進(jìn)電機(jī)運動控制系統(tǒng)設(shè)計

    文中介紹了一種應(yīng)用于舞臺電腦燈控制系統(tǒng)的高性能步進(jìn)電機(jī)運動控制系統(tǒng),以及步進(jìn)電機(jī)的細(xì)分驅(qū)動原理和自適應(yīng)調(diào)速算法。使用細(xì)分驅(qū)動可以顯著地減小步進(jìn)電機(jī)的低頻振動;使用自適應(yīng)調(diào)速法,可以在保證系統(tǒng)的

    標(biāo)簽: 性能 步進(jìn)電機(jī) 運動控制 系統(tǒng)設(shè)計

    上傳時間: 2013-04-24

    上傳用戶:zhang97080564

  • 基于ARM和DSP的電能質(zhì)量監(jiān)測儀的研究

    電能是一種使用最為廣泛的能源,其應(yīng)用程度已成為一個國家發(fā)展水平的主要標(biāo)志之一。隨著計算機(jī)、電力電子和信息技術(shù)等高新產(chǎn)業(yè)的發(fā)展和普及,電能質(zhì)量已成為電力部門及其用戶日益關(guān)注的問題,對電能質(zhì)量監(jiān)測和分析也具有重要的現(xiàn)實意義。本文主要對電能質(zhì)量監(jiān)測分析的相關(guān)理論和技術(shù)進(jìn)行了研究,設(shè)計了基于DSP和ARM的雙CPU電能質(zhì)量監(jiān)測儀的硬件系統(tǒng)和軟件系統(tǒng)。 本文首先對電能質(zhì)量當(dāng)前國內(nèi)外的研究現(xiàn)狀進(jìn)行了分析,對電能質(zhì)量相關(guān)分析方法進(jìn)行了闡述,提出了電能質(zhì)量監(jiān)測儀的設(shè)計思路。本文采用雙CPU的硬件結(jié)構(gòu)方式,利用ARM管理鍵盤和顯示等人機(jī)接口,采用高速數(shù)字信號處理器。TMS320LF2407作為運算單元,采用專門的14位AD轉(zhuǎn)換芯片來實現(xiàn)高精度的采樣,同時利用鎖相環(huán)電路硬件跟蹤電網(wǎng)頻率。軟件系統(tǒng)方面采用了模塊化設(shè)計,以便于軟件功能的改進(jìn)和升級。在理論方面也有所研究,以諧波源-六脈動整流橋為研究對象,分析控制角和換相重疊角與諧波電流大小之間的關(guān)系,并通過PSCAD/EMTDC仿真驗證理論分析的準(zhǔn)確性;對于暫態(tài)電能質(zhì)量擾動采用小波變換進(jìn)行檢測,并通過Matlab仿真驗證檢測效果。 本文最后對電能質(zhì)量的實測數(shù)據(jù)進(jìn)行分析,指出當(dāng)前電能質(zhì)量中存在的問題,并給出了相應(yīng)的改善措施。對電能質(zhì)量監(jiān)測儀進(jìn)行了誤差分析,并結(jié)合誤差的原因提出了軟件校正方法。

    標(biāo)簽: ARM DSP 電能質(zhì)量 監(jiān)測儀

    上傳時間: 2013-04-24

    上傳用戶:liuqy

  • 基于ARM控制的新型零電壓零電流全橋DCDC變換器的研制

    軟開關(guān)技術(shù)是電力電子裝置向高頻化、高功率密度化發(fā)展的關(guān)鍵技術(shù),已成為現(xiàn)代電力電子技術(shù)研究的熱點之一。微處理器的出現(xiàn)促進(jìn)了電力電子變換器的控制技術(shù)從傳統(tǒng)的模擬控制轉(zhuǎn)向數(shù)字控制,數(shù)字控制技術(shù)可使控制電路大為簡化,并能提高系統(tǒng)的抗干擾能力、控制靈活性、通用性以及智能化程度。本文提出了一種利用耦合輸出電感的新型次級箝位ZVZCS PWM DC/DC變換器,其反饋控制采用數(shù)字化方式。 論文分析了該新型變換器的工作原理,推導(dǎo)了變換器各種狀態(tài)時的參數(shù)計算方程;設(shè)計了以ARW芯片LPC2210為核心的數(shù)字化反饋控制系統(tǒng),通過軟件設(shè)計實現(xiàn)了PWM移相控制信號的輸出;運用Pspice9.2軟件成功地對變換器進(jìn)行了仿真,分析了各參數(shù)對變換器性能的影響,并得出了變換器的優(yōu)化設(shè)計參數(shù);最后研制出基于該新型拓?fù)浜蛿?shù)字化控制策略的1千瓦移相控制零電壓零電流軟開關(guān)電源,給出了其主電路、控制電路、驅(qū)動電路、保護(hù)電路及高頻變壓器等的設(shè)計過程,并在實驗樣機(jī)上測量出了實際運行時的波形。 理論分析與實驗結(jié)果表明:該變換器拓?fù)淠軐崿F(xiàn)超前橋臂的零電壓開關(guān),滯后橋臂的零電流開關(guān);采用ARM微控制器進(jìn)行數(shù)字控制,較傳統(tǒng)的純模擬控制實時反應(yīng)速度更快、電源穩(wěn)壓性能更好、外圍電路更簡單、設(shè)計更靈活等,為實現(xiàn)智能化數(shù)字電源創(chuàng)造了基礎(chǔ),具有廣泛的應(yīng)用前景和巨大的經(jīng)濟(jì)價值。

    標(biāo)簽: DCDC ARM 控制 全橋

    上傳時間: 2013-08-03

    上傳用戶:cc1

  • LDPC碼編碼器FPGA實現(xiàn)研究

    LDPC(低密度奇偶校驗碼)編碼是提高通信質(zhì)量和數(shù)據(jù)傳輸速率的關(guān)鍵技術(shù)。LDPC碼應(yīng)用于實際通信系統(tǒng)是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現(xiàn)的前提下,結(jié)合連續(xù)相位MSK調(diào)制,滿足歸一化信噪比SNR=2dB時,系統(tǒng)誤碼率低于10-4。根據(jù)課題背景,本文主要研究基于FPGA的LDPC編碼器設(shè)計與實現(xiàn)。 LDPC碼的編碼復(fù)雜度往往與其幀長的平方成正比,編碼復(fù)雜度大,成為編碼硬件實現(xiàn)的一個障礙;論文針對實際系統(tǒng)的預(yù)期指標(biāo),通過對多種矩陣構(gòu)造算法的預(yù)選方案及影響LDPC碼性能參數(shù)仿真分析,基于1/2碼率,1024和2048兩種幀長,設(shè)計了三種編碼器的備選方案,分別為直接下三角編碼器,串行準(zhǔn)循環(huán)編碼器和二階準(zhǔn)循環(huán)編碼器。 對于每種編碼器,分別設(shè)計了其整體結(jié)構(gòu),并對每種編碼器的功能模塊進(jìn)行深入研究,設(shè)計完成后利用第3方軟件MODELSIM對編碼器進(jìn)行了時序仿真;根據(jù)時序仿真結(jié)果和綜合報告對三種編碼方案進(jìn)行比較,最終選擇串行準(zhǔn)循環(huán)編碼器作為硬件實現(xiàn)的編碼方案。 最后,在FPGA中硬件實現(xiàn)了串行準(zhǔn)循環(huán)編碼器并對其進(jìn)行測試,利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現(xiàn)性。

    標(biāo)簽: LDPC FPGA 編碼器 實現(xiàn)研究

    上傳時間: 2013-08-02

    上傳用戶:林魚2016

  • SEED-XDS560PLUS仿真器驅(qū)動

    SEED-XDS560PLUS仿真器驅(qū)動

    標(biāo)簽: SEED-XDS PLUS 560 仿真器

    上傳時間: 2013-06-16

    上傳用戶:tyler

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