ZLG500A12電子讀卡模塊使用指南文檔
標(biāo)簽： 500A ZLG 500 A12
上傳時間： 2015-07-13
上傳用戶：李彥東
無線供電、充電模塊
標(biāo)簽： 無線 模
上傳時間： 2013-06-07
上傳用戶：eeworm
專輯類-實用電子技術(shù)專輯-385冊-3.609G 無線供電、充電模塊.pdf
上傳時間： 2013-07-18
上傳用戶：15071087253
刷卡器驅(qū)動源程序
標(biāo)簽： 驅(qū)動 源程序
上傳時間： 2013-12-18
上傳用戶：cxl274287265
本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經(jīng)過系統(tǒng)驗證.
標(biāo)簽： DRAM Verilog 控制 程式
上傳時間： 2014-01-14
上傳用戶：tzl1975
FPGA Seg7七段顯示器模組副程式 Veliog
標(biāo)簽： Veliog FPGA Seg7 模
上傳時間： 2015-08-10
上傳用戶：songyue1991
本軟定時器模快所通過一個唯一的索引（即序號）來表識每一個軟定時器，這個序號從0到MAX_SOFT_TIMER-1 ，最多為255個。要使用軟定時器模塊，首先需要讓軟定時器管理任務(wù)運行起來。軟定時器管理任務(wù)的函數(shù)名稱為SoftTimer，所以只需要Small RTOS的要求在Config.h的數(shù)組TaskFuction加上SoftTimer項即可。因為軟定時器執(zhí)行的任務(wù)時間等因素不確定，所以一般把這個任務(wù)優(yōu)先級定得比較低。
標(biāo)簽： 軟 定時器 模 索引
上傳時間： 2013-12-21
上傳用戶：xiaoxiang
DPLL由 鑒相器 模K加減計數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數(shù)器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標(biāo)簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
通過讀取打卡器上傳送過來的串口數(shù)據(jù),識別打卡人
標(biāo)簽： 讀取 傳送 串口數(shù)據(jù) 識別
上傳時間： 2016-05-01
上傳用戶：ANRAN
刷卡器的源代碼(上位機,下位機,PCB板圖)
標(biāo)簽： PCB 源代碼 上位機 下位機
上傳時間： 2016-06-01
上傳用戶：wys0120
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