赫夫曼編譯碼器： 用哈夫曼編碼進行通信可以大大提高信道利用率，縮短信息傳輸時間，降低傳輸成本。但是，這要求在發送端通過一個編碼系統對待傳數據預先編碼，在接收端將傳來的數據進行譯碼（復原）。對于雙工信道（即可以雙向傳輸信息的信道），每端都需要一個完整的編/譯碼系統。試為這樣的信息收發站寫一個哈夫曼碼的編/譯碼系統。 [基本要求]一個完整的系統應具有以下功能： （1）I：初始化（Initialization）。從終端讀入字符集大小n，以及n個字符和n個權值，建立哈夫曼樹，并將它存于文件hfmTree中。 （2）E：編碼（Encoding）。利用已建好的哈夫曼樹（如不在內存，則從文件hfmTree中讀入），對文件ToBeTran中的正文進行編碼，然后將結果存入文件CodeFile中。 （3）D：譯碼（Decoding）。利用已建好的哈夫曼樹將文件CodeFile中的代碼進行譯碼，結果存入文件TextFile中。 （4）P：印代碼文件（Print）。將文件CodeFile以緊湊格式顯示在終端上，每行50個代碼。同時將此字符形式的編碼文件寫入文件CodePrin中。 （5）T：印哈夫曼樹（Tree printing）。將已在內存中的哈夫曼樹以直觀的方式（樹或凹入表形式）顯示出，同時將此字符形式的哈夫曼樹寫入文件TreePrint中。
上傳時間： 2016-04-17
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分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先這種方法可以節省鎖相環資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的。 偶數倍分頻：偶數倍分頻應該是大家都比較熟悉的分頻，通過計數器計數是完全可以實現的。如進行N倍偶數分頻，那么可以通過由待分頻的時鐘觸發計數器計數，當計數器從0計數到N/2-1時，輸出時鐘進行翻轉，并給計數器一個復位信號，使得下一個時鐘從零開始計數。以此循環下去。這種方法可以實現任意的偶數分頻。
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
數字電壓表 AD芯片： 采用8位串行A/D轉換器ADC0832。 ● 8位分辨率，逐次逼近型，基準電壓為 5V ● 5V單電源供電 ● 輸入模擬信號電壓范圍為 0～5V ● 有兩個可供選擇的模擬輸入通道 顯示： 使用三個數碼管。 顯示范圍： 0.00 － 5.10 （單位：V） 連接方式： AD_CLK → P1.0 AD_DAT → P1.1 AD_CS → P3.4 模擬輸入 → CH0 (AD_DAT = DO + DI) ADC0832輸出最大轉換值＝FFH (255) 設定最大測量值＝5.1V 255X=5.1 X=0.02 即先乘2再除以100 （小數點放在第三位數碼管）
上傳時間： 2016-06-21
上傳用戶：zhangliming420
數字電壓表 AD芯片： 采用8位串行A/D轉換器ADC0832。 ● 8位分辨率，逐次逼近型，基準電壓為 5V ● 5V單電源供電 ● 輸入模擬信號電壓范圍為 0～5V ● 有兩個可供選擇的模擬輸入通道 顯示： 使用三個數碼管。 顯示范圍： 0.00 － 5.10 （單位：V） 連接方式： AD_CLK → P1.0 AD_DAT → P1.1 AD_CS → P3.4 模擬輸入 → CH0 (AD_DAT = DO + DI) ADC0832輸出最大轉換值＝FFH (255) 設定最大測量值＝5.1V 255X=5.1 X=0.02 即先乘2再除以100 （小數點放在第三位數碼管）
上傳時間： 2016-06-21
上傳用戶：懶龍1988
數字電壓表 AD芯片： 采用8位串行A/D轉換器ADC0832。 ● 8位分辨率，逐次逼近型，基準電壓為 5V ● 5V單電源供電 ● 輸入模擬信號電壓范圍為 0～5V ● 有兩個可供選擇的模擬輸入通道 顯示： 使用P0口的數碼管顯示轉換值。 顯示范圍： 0.00 － 5.10 （單位：V） 連接方式： AD_CLK → P1.0 AD_DAT → P1.1 AD_CS → P3.4 模擬輸入 → CH0 (AD_DAT = DO + DI) ADC0832輸出最大轉換值＝FFH (255) 設定最大測量值＝5.1V 255X=5.1 X=0.02 即先乘2再除以100 （小數點放在第三位數碼管）
上傳時間： 2013-12-05
上傳用戶：dreamboy36
七號信令解碼器，N多人多年心血，奉獻給需要的人，有問題請email:leafboyman@tom.com
上傳時間： 2016-08-02
上傳用戶：love_stanford
本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計，包括偶數分頻、非 50％占空比和 50％占空比的奇數分頻、半整數 （N+0.5）分頻、小數分頻、分數分頻以及積分分頻。所有實現均可 通過 Synplify Pro 或 FPGA 生產廠商的綜合器進行綜合，形成可使 用的電路，并在 ModelSim 上進行驗證。
上傳時間： 2013-12-15
上傳用戶：從此走出陰霾
希爾排序(縮小增量法) 排序過程：先取一個正整數d1<n，把所有相隔d1的記錄放一組，組內進行直接插入排序；然后取d2<d1，重復上述分組和排序操作；直至di=1，即所有記錄放進一個組中排序為止
上傳時間： 2013-12-30
上傳用戶：waizhang
程序提供了一種2選1選擇器的算法，只需稍加即可改成n選1選擇器。哇！
上傳時間： 2014-01-02
上傳用戶：ynsnjs
該模塊為分頻器，將1KHZ的時鐘頻率分頻成每分鐘一次的時鐘頻率 事實上，該源碼可以實現任意整數的分頻，主要讓N的值設置好相應的數字
上傳時間： 2013-12-30
上傳用戶：xlcky
