本文提出了一種基于USB和FPGA的高性能數(shù)據(jù)采集模塊USB12016(USB總線，A/D垂直分辨率為12位，存儲(chǔ)容量為16兆)的軟硬件設(shè)計(jì)與實(shí)現(xiàn)方法。該數(shù)據(jù)采集卡包括模擬輸入、A/D轉(zhuǎn)換、數(shù)據(jù)緩存、FPGA控制電路和USB總線接口等，在一張卡上實(shí)現(xiàn)了8通道模擬信號(hào)調(diào)理、采集、處理，并可實(shí)現(xiàn)多卡同步觸發(fā)采集，具有高精度，低噪聲，低失真和測(cè)試信號(hào)范圍寬的特點(diǎn)。USB12016配有系統(tǒng)驅(qū)動(dòng)控制程序軟件，在Windows9X/2000版本的操作平臺(tái)下運(yùn)行，控制面板完全是虛擬儀器軟面板，圖形化界面十分友好。USB12016是USB接口技術(shù)、FPGA技術(shù)和嵌入式技術(shù)融為一體的結(jié)晶，已成功應(yīng)用于軍事測(cè)控領(lǐng)域。
標(biāo)簽： FPGA USB 性能
上傳時(shí)間： 2013-06-12
上傳用戶：CETM008
數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場(chǎng)新的革命，而與此對(duì)應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式，隨后對(duì)MPEG—2碼流進(jìn)行打包形成TS流（transport stream），進(jìn)行多個(gè)傳輸流復(fù)用，最后通過不同媒介進(jìn)行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中，無論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏敚瑸榱吮Ｕ蠄D像質(zhì)量，使數(shù)字節(jié)目在傳輸過程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來保護(hù)傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個(gè)必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計(jì)方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點(diǎn)研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實(shí)現(xiàn)方案，主要進(jìn)行了如下幾項(xiàng)工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點(diǎn)，深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù)，并針對(duì)每個(gè)信道編碼模塊進(jìn)行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點(diǎn)，重點(diǎn)對(duì)信道編碼中四個(gè)模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析，并闡述了每個(gè)模塊及QPSK調(diào)制的設(shè)計(jì)方案及實(shí)現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過程中，利用有限域常數(shù)乘法器的特點(diǎn)，對(duì)編碼器進(jìn)行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實(shí)現(xiàn)起來更為簡(jiǎn)單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計(jì)以Altera公司的QuartusⅡ?yàn)殚_發(fā)平臺(tái)，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實(shí)現(xiàn)，通過Verilog HDL描述和時(shí)序仿真來驗(yàn)證算法的可行性，并給出系統(tǒng)設(shè)計(jì)中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達(dá)到了DVB系統(tǒng)信道編碼設(shè)計(jì)的要求。
標(biāo)簽： FPGA DVB
上傳時(shí)間： 2013-06-26
上傳用戶：allen-zhao123
隨著信息時(shí)代的到來，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
標(biāo)簽： FPGA 255 223
上傳時(shí)間： 2013-04-24
上傳用戶：思琦琦
H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實(shí)現(xiàn)靈活性極大，其規(guī)定了三個(gè)檔次，每個(gè)檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計(jì)可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對(duì)H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計(jì)了整個(gè)軟件編碼中計(jì)算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測(cè)編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測(cè)時(shí)，為了得到一個(gè)宏塊的預(yù)測(cè)模式，需要進(jìn)行592次率失真代價(jià)計(jì)算。因此為了降低幀內(nèi)預(yù)測(cè)模式選擇的計(jì)算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測(cè)模式選擇算法。實(shí)踐證明，在PSNR值的損失可以忽略不計(jì)的情況下，該算法相比原算法，幀內(nèi)編碼時(shí)間平均節(jié)約60﹪以上，對(duì)編碼的實(shí)時(shí)性有較大幫助。 為了實(shí)現(xiàn)實(shí)時(shí)編碼，考慮到FPGA的高效運(yùn)算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu)，并對(duì)影響編碼速度，且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個(gè)重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對(duì)這些模塊進(jìn)行了綜合和時(shí)序仿真，并將驗(yàn)證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測(cè)試，驗(yàn)證了該系統(tǒng)對(duì)輸入的殘差數(shù)據(jù)實(shí)時(shí)壓縮編碼的功能。 本文對(duì)H.264編碼器幀內(nèi)預(yù)測(cè)模式選擇算法的改進(jìn)，算法實(shí)現(xiàn)簡(jiǎn)單，對(duì)軟件編碼的實(shí)時(shí)性有很大幫助。本文對(duì)在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試，這對(duì)H.264編碼器芯片的設(shè)計(jì)有著積極的借鑒性。
標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測(cè)
上傳時(shí)間： 2013-06-13
上傳用戶：夜月十二橋
隨著科學(xué)技術(shù)的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應(yīng)用越來越廣泛。采用基于 FPGA 的SOPC技術(shù)、H．264壓縮編碼技術(shù)和網(wǎng)絡(luò)傳輸控制技術(shù)實(shí)現(xiàn)網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴(kuò)展性等方面都有著突出的優(yōu)勢(shì)，具有重要的學(xué)術(shù)意義與實(shí)用意義， 本課題所設(shè)計(jì)的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)由以Nios Ⅱ?yàn)楹诵牡那度胧綀D像服務(wù)器、相關(guān)網(wǎng)絡(luò)設(shè)備與若干PC機(jī)客戶端組成。嵌入式圖像服務(wù)器實(shí)時(shí)采集圖像，采用H．264 編碼算法進(jìn)行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡(luò)。PC機(jī)客戶端可通過網(wǎng)絡(luò)對(duì)服務(wù)器進(jìn)行遠(yuǎn)程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實(shí)時(shí)顯示，使監(jiān)控人員有效地掌握現(xiàn)場(chǎng)情況， 在嵌入式圖像服務(wù)器設(shè)計(jì)階段，本文首先進(jìn)行了芯片選型與開發(fā)平臺(tái)選擇。然后構(gòu)建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設(shè)計(jì)圖像采集用戶自定義模塊。接著設(shè)計(jì)雙Nios Ⅱ架構(gòu)的SOPC系統(tǒng)，闡述了雙軟核設(shè)計(jì)中定制連接、內(nèi)存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時(shí)完成了網(wǎng)絡(luò)服務(wù)器的設(shè)計(jì)，采用μC/OS-Ⅱ進(jìn)行多任務(wù)的管理與調(diào)度， H．264視頻壓縮編解碼算法設(shè)計(jì)與實(shí)現(xiàn)是本文的重點(diǎn)。文中首先分析H．264．標(biāo)準(zhǔn)，規(guī)劃編解碼器結(jié)構(gòu)。接著設(shè)計(jì)了16×16幀內(nèi)預(yù)測(cè)算法，并設(shè)計(jì)宏塊掃描方式，采用兩次判決策略進(jìn)行預(yù)測(cè)模式選擇。然后設(shè)計(jì)4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結(jié)合的方案，針對(duì)除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實(shí)現(xiàn)了一種基于表示范圍判別的編碼方法。最后設(shè)計(jì)了網(wǎng)絡(luò)傳輸?shù)拇a流組成格式，并針對(duì)編碼算法設(shè)計(jì)相應(yīng)解碼算法。使用VC++完成算法驗(yàn)證，并進(jìn)行測(cè)試，觀察不同參數(shù)下壓縮率與失真度的變化。 算法驗(yàn)證完成后，本文進(jìn)行了PC機(jī)客戶端設(shè)計(jì)，使其具有遠(yuǎn)程訪問、H．264解碼與實(shí)時(shí)顯示的功能。同時(shí)將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務(wù)器與若干客戶端接入網(wǎng)絡(luò)進(jìn)行聯(lián)合調(diào)試，構(gòu)建完整的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)， 實(shí)驗(yàn)結(jié)果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質(zhì)量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設(shè)計(jì)成功。本系統(tǒng)具有成本低、擴(kuò)展性好及適用范圍廣等優(yōu)點(diǎn)，發(fā)展前景十分廣闊。
標(biāo)簽： H264 FPGA 網(wǎng)絡(luò)視頻監(jiān)控
上傳用戶：wang0123456789
目 錄 實(shí)驗(yàn)一、 電路仿真基礎(chǔ) ………………………………………………………… 1 實(shí)驗(yàn)二、 系統(tǒng)仿真基礎(chǔ) ………………………………………………………… 20 實(shí)驗(yàn)三、 DC仿真和電路模型 …………………………………………………… 36 實(shí)驗(yàn)四、 AC仿真和調(diào)整 ………………………………………………………… 55 實(shí)驗(yàn)五、 S參數(shù)仿真和優(yōu)化 …………………………………………………… 72 實(shí)驗(yàn)六、 濾波器：瞬態(tài)，設(shè)計(jì)指導(dǎo)，momentum，DAC …………………… 95 實(shí)驗(yàn)七、 諧波平衡仿真 …………………………………………………………115 實(shí)驗(yàn)八、 電路包絡(luò)仿真 …………………………………………………………132 實(shí)驗(yàn)九、 最終電路/系統(tǒng)仿真 ………………………………………………… 147 附錄A、 射頻瞬態(tài)仿真器 ………………………………………………………167 附錄B、 諧波平衡仿真器 ………………………………………………………173 附錄C、電路包絡(luò)仿真器 ……………………………………………………… 181 《ADS2005仿真實(shí)驗(yàn)教程》是設(shè)計(jì)一個(gè)用于1900MHz GSM的RF接收系統(tǒng)，包含的部件主要有： ? 200MHz由集總參數(shù)元件構(gòu)成的低通濾波器 ? 1900MHz由微帶線構(gòu)成的帶通濾波器 ? 1900MHz的功放 ? 把1900MHz變到200MHz的混頻器 ? 其他小部件 在完成這個(gè)系統(tǒng)的過程中，就可以掌握目錄所示的內(nèi)
標(biāo)簽： 2005 ADS 培訓(xùn)教程
上傳用戶：Minly
三墾電氣開關(guān)電源控制IC Sanken公司STR-E1500 系列是由高次諧波對(duì)策用前置變換器(PFC)和后置DC/DC變換器共同組合在一起的混
標(biāo)簽： 三墾 電氣 開關(guān)電源 控制IC
上傳時(shí)間： 2013-05-28
上傳用戶：zhangzhenyu
本文研究特種LCD的圖像處理方法和FPGA實(shí)現(xiàn)方案，并研制出基于FPGA的若干實(shí)際應(yīng)用系統(tǒng)，有效地解決目前存在的問題。本文主要研究?jī)?nèi)容為： (1)給出一種基于彩色空間變換的色彩調(diào)整方法，在YCrCb空間內(nèi)實(shí)現(xiàn)亮度和色度分離，避免了RGB空間兩者同時(shí)變化造成偏色和失真的現(xiàn)象，并在FPGA內(nèi)采用流水線結(jié)構(gòu)改進(jìn)3階矩陣運(yùn)算的邏輯結(jié)構(gòu)，節(jié)省出2/3的邏輯資源，提高了模塊的最高運(yùn)行速度。 (2)研究利用FPGA實(shí)現(xiàn)圖像實(shí)時(shí)縮放處理的方法，選擇能夠滿足特種LCD要求的雙線性插值法作為研究對(duì)象，實(shí)時(shí)計(jì)算插值系數(shù)dx和dy，并采用流水線結(jié)構(gòu)進(jìn)行插值計(jì)算，僅使用FPGA中的3個(gè)雙端口RAM來緩沖圖像數(shù)據(jù)，沒有外擴(kuò)大容量幀存儲(chǔ)器，降低了成本，提高特種LCD的系統(tǒng)兼容性。 (3)設(shè)計(jì)一種針對(duì)特種LCD更為簡(jiǎn)捷、有效的隔行轉(zhuǎn)逐行掃描的實(shí)現(xiàn)方案，即利用圖像實(shí)時(shí)縮放的方法，把一場(chǎng)圖像縮放到LCD的分辨率，實(shí)現(xiàn)復(fù)合視頻圖像在LCD的“滿屏”顯示，改善現(xiàn)有特種LCD在顯示隔行掃描的復(fù)合視頻信號(hào)時(shí)，遇到圖像信息丟失或顯示效果不佳的問題。 (4)設(shè)計(jì)出一種基于字符和位圖的數(shù)字OSD控制核，合理使用分布式RAM和塊RAM兩種邏輯資源來存儲(chǔ)字符和位圖信息，OSD圖像由數(shù)字邏輯自動(dòng)合成，編程簡(jiǎn)單靈活，使特種LCD的參數(shù)調(diào)整更加方便。 (5)研制成功基于FPGA的特種LCD顯示控制板，能顯示三種分辨率640×480，800×600，1024×768的圖像信號(hào)；支持寬范圍的亮度、對(duì)比度、顯示位置等參數(shù)的實(shí)時(shí)調(diào)整，并提供全功能的透明OSD菜單進(jìn)行指示。 (6)研制成功基于FPGA的特種LCD圖像調(diào)節(jié)板，用于對(duì)某型號(hào)機(jī)載特種LCD進(jìn)行改造，增加寬范圍的亮度、對(duì)比度、圖像顯示位置的實(shí)時(shí)調(diào)整功能，提供無信號(hào)輸入檢測(cè)與OSD指示功能，提高圖像顯示的性能，通過了環(huán)境溫度試驗(yàn)與性能測(cè)試，并已裝機(jī)。 (7)研制成功基于DSP和FPGA的圖像采集顯示板，實(shí)現(xiàn)了對(duì)全分辨率復(fù)合視頻信號(hào)進(jìn)行25幀/秒的實(shí)時(shí)采集和顯示，在DSP內(nèi)使用“三幀”輪換的圖像數(shù)據(jù)緩沖方法提高了系統(tǒng)的實(shí)時(shí)處理能力，使之能夠完成一定復(fù)雜度的實(shí)時(shí)圖像處理。
標(biāo)簽： FPGA LCD 圖像 處理方法
上傳用戶：ivan-mtk
頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前，常用的頻率合成技術(shù)有直接式頻率合成，鎖相頻率合成和直接數(shù)字頻率合成(DDS)。本次設(shè)計(jì)是利用FPGA完成一個(gè)DDS系統(tǒng)并利用該系統(tǒng)實(shí)現(xiàn)模擬信號(hào)的數(shù)字化調(diào)頻。 DDS是把一系列數(shù)字量形式的信號(hào)通過D/A轉(zhuǎn)換形成模擬量形式的信號(hào)的合成技術(shù)。主要是利用高速存儲(chǔ)器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。一個(gè)典型的DDS系統(tǒng)應(yīng)包括：相位累加器，可在時(shí)鐘的控制下完成相位的累加；相位碼—幅度碼轉(zhuǎn)換電路，一般由ROM實(shí)現(xiàn)；DA轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號(hào)。DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細(xì)且相位連續(xù)的信號(hào)，也可以通過改變相位字改變信號(hào)的相位，因此也廣泛用于數(shù)字調(diào)頻和調(diào)相。本次數(shù)字化調(diào)頻的基本思想是利用AD轉(zhuǎn)換電路將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，同時(shí)用該數(shù)字信號(hào)與一個(gè)固定的頻率字累加，形成一個(gè)受模擬信號(hào)幅度控制的頻率字，從而獲得一個(gè)頻率受模擬信號(hào)的幅度控制的正弦波，即實(shí)現(xiàn)了調(diào)頻。該DDS數(shù)字化調(diào)頻方案的硬件系統(tǒng)是以FPGA為核心實(shí)現(xiàn)的。使用Altera公司的ACEX1K系列FPGA，整個(gè)系統(tǒng)由VHDL語言編程，開發(fā)軟件為MAX+PLUSⅡ。經(jīng)過實(shí)際測(cè)試，該系統(tǒng)在頻率較低時(shí)與理論值完全符合，但在高頻時(shí)，受器件速度的限制，波形有較大的失真。
標(biāo)簽： FPGA DDS 數(shù)字化 調(diào)頻
上傳時(shí)間： 2013-06-14
上傳用戶：ljt101007
針對(duì)現(xiàn)代中低壓電網(wǎng)電能質(zhì)量的監(jiān)測(cè)及諧波治理的需要，論文綜合運(yùn)用嵌入式技術(shù)、現(xiàn)代信號(hào)處理技術(shù)、虛擬儀器技術(shù)設(shè)計(jì)了一種新型低功耗、集成化的電網(wǎng)參數(shù)監(jiān)測(cè)儀。此系統(tǒng)實(shí)現(xiàn)了對(duì)三相電網(wǎng)相/線電壓、電流、有功功率、無功功率、視在功率、電網(wǎng)頻率、功率因數(shù)以及三相電壓、電流的31次以內(nèi)諧波的實(shí)時(shí)監(jiān)測(cè)。 論文分析了基于微處理器的電力系統(tǒng)基本參數(shù)的測(cè)量原理；對(duì)被測(cè)信號(hào)的交流參量通過抽樣方法獲得，由多點(diǎn)的抽樣數(shù)據(jù)統(tǒng)計(jì)得到的結(jié)果可以減小隨機(jī)誤差的影響；基于DFT和FFT的諧波測(cè)量原理，將FFT應(yīng)用于諧波分析獲得信號(hào)的頻域參數(shù)；針對(duì)諧波測(cè)量中的混疊誤差設(shè)計(jì)了二階抗混疊濾波器；分析了非同步采樣和對(duì)非時(shí)限信號(hào)的截?cái)嘣斐傻念l譜泄露和柵欄效應(yīng)及其對(duì)諧波測(cè)量精度的影響。討論了常用的幾種窗函數(shù)對(duì)頻譜泄漏的抑制作用，在此基礎(chǔ)上選擇加海明窗對(duì)采樣信號(hào)進(jìn)行處理；針對(duì)DDS具有高精度頻率合成的特點(diǎn)，將其應(yīng)用到電網(wǎng)信號(hào)的采樣上，提高了采樣的同步性，使得測(cè)量精度滿足了系統(tǒng)的要求。上述方法需要大量快速的迭代運(yùn)算，系統(tǒng)微處理器選用了32位ARM芯片LPC2132，提高了系統(tǒng)的數(shù)據(jù)處理能力和實(shí)時(shí)性。系統(tǒng)供電電源采用了開關(guān)電源、減小了體積，提高了效率；完成了下位機(jī)數(shù)據(jù)采集部分、二階抗混疊濾波器、測(cè)頻電路及通信模塊電路的設(shè)計(jì)；最后介紹了軟件設(shè)計(jì)部分，主要包含了數(shù)據(jù)采集的實(shí)現(xiàn)過程，F(xiàn)FT程序的設(shè)計(jì)，給出了各部分程序的流程圖；系統(tǒng)上位機(jī)軟件設(shè)計(jì)了電網(wǎng)數(shù)據(jù)處理程序，該軟件以LabWindows/CVI6.0為開發(fā)平臺(tái)，利用CVI豐富的庫函數(shù)，完成對(duì)數(shù)據(jù)的處理、顯示和記錄等工作，并采用雙線程運(yùn)行模式，在數(shù)據(jù)采集和處理的同時(shí)完成了顯示、命令的發(fā)送和運(yùn)行曲線等功能。 按上述方案設(shè)計(jì)的樣機(jī)經(jīng)過三次電路制作與軟件調(diào)試，主要技術(shù)參數(shù)達(dá)到了設(shè)計(jì)要求，通過了實(shí)驗(yàn)室測(cè)試，目前正在電力系統(tǒng)諧波治理系統(tǒng)中進(jìn)行工業(yè)實(shí)驗(yàn)。
標(biāo)簽： ARM 電網(wǎng)參數(shù) 儀的研制 監(jiān)測(cè)
上傳用戶：我好難過
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
<input id="s4kge"></input>
