樣板 B 樹 ( B - tree ) 規(guī)則 : (1) 每個節(jié)點(diǎn)內(nèi)元素個數(shù)在 [MIN,2*MIN] 之間, 但根節(jié)點(diǎn)元素個數(shù)為 [1,2*MIN] (2) 節(jié)點(diǎn)內(nèi)元素由小排到大, 元素不重複 (3) 每個節(jié)點(diǎn)內(nèi)的指標(biāo)個數(shù)為元素個數(shù)加一 (4) 第 i 個指標(biāo)所指向的子節(jié)點(diǎn)內(nèi)的所有元素值皆小於父節(jié)點(diǎn)的第 i 個元素 (5) B 樹內(nèi)的所有末端節(jié)點(diǎn)深度一樣
上傳時間： 2017-05-14
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歐幾里德算法：輾轉(zhuǎn)求余 原理: gcd(a,b)=gcd(b,a mod b) 當(dāng)b為0時,兩數(shù)的最大公約數(shù)即為a getchar()會接受前一個scanf的回車符
標(biāo)簽： gcd getchar scanf mod
上傳時間： 2014-01-10
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單片計算機(jī)即單片微型計算機(jī)。（Single-Chip Microcomputer ）,是 集CPU ,RAM ,ROM , 定時，計數(shù)和多種接口于一體的微控制器。他體積小，成本低，功能強(qiáng)，廣泛應(yīng)用于智能產(chǎn) 品和工業(yè)自動化上。而51 單片機(jī)是各單片機(jī)中最為典型和最有代表性的一種。這次畢業(yè)設(shè) 計通過對它的學(xué)習(xí)，應(yīng)用，從而達(dá)到學(xué)習(xí)、設(shè)計、開發(fā)軟、硬的能力。
標(biāo)簽： Microcomputer Single-Chip CPU RAM
上傳時間： 2013-12-25
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功能：此系統(tǒng)能提供下列服務(wù)： 1 錄入班次信息（信息用文件保存），可不定時地增加班次數(shù)據(jù)。 2 瀏覽班次信息，可顯示出所有班次當(dāng)前狀態(tài)（如果當(dāng)前系統(tǒng)時間超過了某班次的發(fā)車時間，則顯示“此班已發(fā)出”的提示信息）。 3 查詢路線：可按班次號查詢，可按終點(diǎn)站查詢 4 售票和退票功能 A：當(dāng)查詢出已定票人數(shù)小于額定載量且當(dāng)前系統(tǒng)時間小于發(fā)車時間時才能售票，自動更新已售票人數(shù) B：退票時，輸入退票的班次，當(dāng)本班次車未發(fā)出時才能退票，自動更新已售票人數(shù)
標(biāo)簽： 服務(wù)
上傳時間： 2017-08-06
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數(shù)據(jù)結(jié)構(gòu)課程設(shè)計 數(shù)據(jù)結(jié)構(gòu)B+樹 B+ tree Library
標(biāo)簽： Library tree 數(shù)據(jù)結(jié)構(gòu) 樹
上傳時間： 2013-12-31
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猴子選大王問題（約瑟夫問題） 問題描述： 一堆猴子都有編號，編號是1，2，3 ...m，這群猴子（m個）按照1-m的順序圍坐一圈，從第1開始數(shù)，每數(shù)到第N個，該猴子就要離開此圈，這樣依次下來，直到圈中只剩下最后一只猴子，則該猴子為大王。 基本要求： （1） 輸入數(shù)據(jù)：輸入m,n m,n 為整數(shù)，n<m （2）中文提示按照m個猴子，數(shù)n 個數(shù)的方法，輸出為大王的猴子是幾號 ，建立一個函數(shù)來實(shí)現(xiàn)此功能 （3）分別用數(shù)組和鏈表來實(shí)現(xiàn)
標(biāo)簽： C++
上傳時間： 2019-06-12
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產(chǎn)品型號：VK2C21A/B/C/D 產(chǎn)品品牌：永嘉微電/VINKA 封裝形式：SOP28/24/20/16 產(chǎn)品年份：新年份 聯(lián)系人：陳先生 聯(lián)系手機(jī)：188& 2466& 2436 （加V） 企鵝號：361& 888& 5898 E-mail：crh_chip@163.com 原廠直銷，工程服務(wù)，技術(shù)支持，價格最具優(yōu)勢！ VK2C21A/B/C/D概述： VK2C21是一個點(diǎn)陣式存儲映射的LCD驅(qū)動器，可支持最大80點(diǎn)（20SEGx4COM）或者最大128點(diǎn)（16SEGx8COM）的LCD屏。單片機(jī)可通過I2C接口配置顯示參數(shù)和讀寫顯示數(shù)據(jù)，也可通過指令進(jìn)入省電模式。其高抗干擾，低功耗的特性適用于水電氣表以及工控儀表類產(chǎn)品。 特點(diǎn)： ★ 工作電壓 2.4-5.5V ★ 內(nèi)置32 kHz RC振蕩器 ★ 偏置電壓（BIAS）可配置為1/3、1/4 ★ COM周期（DUTY）可配置為1/4、1/8 ★ 內(nèi)置顯示RAM為20x4位、16x8位 ★ 幀頻可配置為80Hz、160Hz ★ 省電模式（通過關(guān)顯示和關(guān)振蕩器進(jìn)入）??? ★ I2C通信接口 ★ 顯示模式20x4、16x8 ★ 3種顯示整體閃爍頻率 ★ 軟件配置LCD顯示參數(shù) ★ 讀寫顯示數(shù)據(jù)地址自動加1 ★ VLCD腳提供LCD驅(qū)動電壓源（<VDD） ★ 內(nèi)置16級LCD驅(qū)動電壓調(diào)整電路 ★ 內(nèi)置上電復(fù)位電路(POR) ★ 低功耗、高抗干擾 ★ 此篇產(chǎn)品敘述為功能簡介，如需要完整產(chǎn)品PDF資料可以聯(lián)系陳先生索??！
標(biāo)簽： VK2 2C VK VK2C LCD C21 C22 C23 C24 21
上傳時間： 2021-12-02
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主要功能：檢測環(huán)境中是否有煙霧及可燃?xì)怏w，如果存在上述氣體，則發(fā)送報警短信到手機(jī)上硬件介紹：主控單片機(jī)：STM32F103C8T6，煙霧傳感器：MQ-2煙霧傳感器模塊，帶比較器，靈敏度可調(diào)，使用數(shù)字輸出接口連接單片機(jī)，GSM/GPRS模塊：果云GA6-B GSM/GPRS模塊，只支持移動、聯(lián)通的電話卡原理圖：PCB：
上傳時間： 2022-02-24
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焊接教程，相當(dāng)詳細(xì)的貼片元件焊接技術(shù)教程，Good！Good！Good！Good！Good！Good！Good！Good！Good！Good！Good！Good！Good！Good！
上傳時間： 2013-04-24
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點(diǎn)以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2013-11-23
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