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  • 電子設(shè)計(jì)

    我覺(jué)得，這個(gè)還行，不知道你們覺(jué)得怎么樣。我覺(jué)得交了我許多。

    標(biāo)簽： 電子設(shè)計(jì)

    上傳時(shí)間： 2013-05-24

    上傳用戶(hù)：gaojiao1999

  • 采用FPGA實(shí)現(xiàn)π/4 DQPSK調(diào)制器

    采用FPGA 實(shí)現(xiàn)π/ 4 DQPSK調(diào)制器--\r\n北　方　交　通　大　學(xué)　學(xué)　報(bào)

    標(biāo)簽： DQPSK FPGA 調(diào)制器

    上傳時(shí)間： 2013-08-11

    上傳用戶(hù)：stampede

  • 基于8PSK的調(diào)制解調(diào)

    基于8PSK的調(diào)制解調(diào)，中間還有濾波器，內(nèi)插器，正交調(diào)制

    標(biāo)簽： 8PSK 調(diào)制解調(diào)

    上傳時(shí)間： 2013-08-13

    上傳用戶(hù)：tiantian

  • DDS在現(xiàn)在運(yùn)用月來(lái)越廣泛

    DDS在現(xiàn)在運(yùn)用月來(lái)越廣泛，在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、相位連續(xù)性、正交輸出、高分辨力以及集成化等方面都遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號(hào)源的性能。利用DDS技術(shù)可以很方便地實(shí)現(xiàn)多種信號(hào)。在FPGA上實(shí)現(xiàn)的DDS

    標(biāo)簽： DDS

    上傳時(shí)間： 2013-09-05

    上傳用戶(hù)：qwer0574

  • 高線(xiàn)性度元件簡(jiǎn)化了直接轉(zhuǎn)換接收器的設(shè)計(jì)

    凌力爾特公司的 LT®5575 直接轉(zhuǎn)換解調(diào)器實(shí)現(xiàn)了超卓線(xiàn)性度和噪聲性能的完美結(jié)合。

    標(biāo)簽： 高線(xiàn)性度 元件 直接轉(zhuǎn)換 接收器

    上傳時(shí)間： 2013-11-10

    上傳用戶(hù)：mikesering

  • 基于壓縮感知的信號(hào)重構(gòu)

     壓縮感知是針對(duì)稀疏或可壓縮信號(hào)，在采樣的同時(shí)即可對(duì)信號(hào)數(shù)據(jù)進(jìn)行適當(dāng)壓縮的新理論，采用該理論，可以?xún)H需少量信號(hào)的觀測(cè)值來(lái)實(shí)現(xiàn)精確重構(gòu)信號(hào)。文中概述了CS理論框架及關(guān)鍵技術(shù)問(wèn)題，介紹了信號(hào)稀疏表示、觀測(cè)矩陣和重構(gòu)算法。最后仿真實(shí)現(xiàn)了基于壓縮感知的信號(hào)重構(gòu)，并對(duì)正交匹配追蹤（OMP）重構(gòu)算法性能作了分析。

    標(biāo)簽： 壓縮感知 信號(hào)重構(gòu)

    上傳時(shí)間： 2013-10-20

    上傳用戶(hù)：shen1230

  • DAC3484,DAC34H84輸出功率定標(biāo)

    DAC3484 和DAC34H84 是德州儀器（Texas Instruments）新推出的低功耗，高密度，高采樣率，高性能的數(shù)模轉(zhuǎn)換芯片，這款芯片目前已經(jīng)廣泛的應(yīng)用在通信行業(yè)。本文詳細(xì)介紹了DAC3484，DAC34H84 與正交調(diào)制器的輸出接口以及輸出功率定標(biāo)的計(jì)算問(wèn)題。

    標(biāo)簽： DAC 3484 34 84

    上傳時(shí)間： 2013-10-18

    上傳用戶(hù)：sun_pro12580

  • 基于CORDIC算法的高速ODDFS電路設(shè)計(jì)

    為了滿(mǎn)足現(xiàn)代高速通信中頻率快速轉(zhuǎn)換的需求，基于坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算（CORDIC，Coordinate Rotation Digital Computer）算法完成正交直接數(shù)字頻率合成（ODDFS，Orthogonal Direct Digital Frequency Synthesizer）電路設(shè)計(jì)方案。采用MATLAB和Xilinx System Generator開(kāi)發(fā)工具搭建電路的系統(tǒng)模型，通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA，F(xiàn)ield Programmable Gate Array）完成電路的寄存器傳輸級(jí)（RTL，Register Transfer Level）驗(yàn)證，仿真結(jié)果表明電路設(shè)計(jì)具有很高的有效性和可行性。

    標(biāo)簽： CORDIC ODDFS 算法 電路設(shè)計(jì)

    上傳時(shí)間： 2013-11-09

    上傳用戶(hù)：hfnishi

  • 寬帶低EVM直接變頻發(fā)射機(jī)

    本電路為寬帶直接變頻發(fā)射機(jī)模擬部分的完整實(shí)施方案（模擬基帶輸入、RF輸出）。通過(guò)使用鎖相環(huán)(PLL)和寬帶集成電壓控制振蕩器(VCO)，本電路支持500 MHz至4.4 GHz范圍內(nèi)的RF頻率。PLL中的LO執(zhí)行諧波濾波，確保提供出色的正交精度。低噪聲LDO確保電源管理方案對(duì)相位噪聲和EVM沒(méi)有不利影響。這種器件組合可以提供500 MHz至4.4 GHz頻率范圍內(nèi)業(yè)界領(lǐng)先的直接變頻發(fā)射機(jī)性能。

    標(biāo)簽： EVM 寬帶 發(fā)射機(jī) 直接變頻

    上傳時(shí)間： 2013-11-23

    上傳用戶(hù)：墻角有棵樹(shù)

  • 實(shí)現(xiàn)UXGA解決方案的雙通道AD9981設(shè)計(jì)準(zhǔn)則

    借助AD9981，利用一種雙芯片“乒乓”配置可以實(shí)現(xiàn)超過(guò)110 MHz的像素時(shí)鐘速率。雙芯片解決方案與交替像素采樣解決方案的不同之處在于，前者可以維持全速刷新率。雙通道AD9981設(shè)計(jì)有多種實(shí)現(xiàn)方式。本應(yīng)用筆記旨在讓用戶(hù)了解在實(shí)現(xiàn)這種配置時(shí)需要考慮的因素。相關(guān)變量包括布局和路由限制、時(shí)鐘選擇、圖形控制要求和最高速率要求等。

    標(biāo)簽： UXGA 9981 AD 方案

    上傳時(shí)間： 2013-10-11

    上傳用戶(hù)：shinesyh

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