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通訊芯片

Altera FPGA芯片的封裝尺寸選擇指南

Altera FPGA芯片的封裝尺寸選擇指南

標簽： Altera FPGA 芯片封裝尺寸

上傳時間： 2013-06-04

上傳用戶：edisonfather
高速FIR數字濾波器在FPGA上的實現

常用的實時數字信號處理的器件有可編程的數字信號處理(DSP)芯片(如AD系列、TI系列)、專用集成電路(ASIC)、現場可編程門陣列(FPGA)等。在工程實踐中,往往要求對信號處理要有高速性、實時性和靈活性,而已有的一些軟件和硬件實現方式則難以同時達到這幾方面的要求。隨著可編程邏輯器件和EDA技術的發展,使用FPGA來實現數字信號處理,既具有實時性,又兼顧了一定的靈活性。FPGA具有的靈活的可編程邏輯可以方便的實現高速數字信號處理,突破了并行處理、流水級數的限制,有效地利用了片上資源,加上反復的可編程能力,越來越受到國內外從事數字信號處理的研究者所青睞。 FIR數字濾波器以其良好的線性特性被廣泛使用,屬于數字信號處理的基本模塊之一。本論文對基于FPGA的FIR數字濾波器實現進行了研究,所做的主要工作如下： 1.介紹了FIR數字濾波器的基本理論和FPGA的基本概況,以及FPGA設計流程、設計指導原則和常用的設計指導思想與技巧。 2.以FIR數字濾波器的基本理論為依據,使用分布式算法為濾波器的硬件實現算法,并對其進行了詳細的討論。針對分布式算法中查找表規模過大的缺點,采用優化分布式算法的多塊查找表方式使得硬件規模極大的減小。 3.設計出一個192階的FIR濾波器實例。其系統要求為：定點16位輸入、定點12位系數、定點16位輸出,采樣率為75MHz。設計用Quartus II軟件進行仿真,并將其仿真結果與Matlab仿真結果進行對比分析。仿真結果表明,本論文設計的濾波器硬件規模較小,采樣率達到了75MHz。同時只要將查找表進行相應的改動,就能分別實現低通、高通、帶通FIR濾波器,體現了設計的靈活性。

標簽： FPGA FIR 數字濾波器

上傳時間： 2013-06-06

上傳用戶：June
基于DSP和FPGA的數字化開關電源

文章開篇提出了開發背景。認為現在所廣泛應用的開關電源都是基于傳統的分立元件組成的。它的特點是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對不同的客戶要求來“量身定做”不同的產品，同時幾乎沒有通用性和可移植性。在電子技術飛速發展的今天，這種傳統的模擬開關電源已經很難跟上時代的發展步伐。隨著DSP、ASIC等電子器件的小型化、高速化，開關電源的控制部分正在向數字化方向發展。由于數字化，使開關電源的控制部分的智能化、零件的共通化、電源的動作狀態的遠距離監測成為了可能，同時由于它的智能化、零件的共通化使得它能夠靈活地應對不同客戶的需求，這就降低了開發周期和成本。依靠現代數字化控制和數字信號處理新技術，數字化開關電源有著廣闊的發展空間。在數字化領域的今天，最后一個沒有數字化的堡壘就是電源領域。近年來，數字電源的研究勢頭與日俱增，成果也越來越多。雖然目前中國制造的開關電源占了世界市場的80％以上，但都是傳統的比較低端的模擬電源。高端市場上幾乎沒有我們份額。本論文研究的主要內容是在傳統開關電源模擬調節器的基礎上，提出了一種新的數字化調節器方案，即基于DSP和FPGA的數字化PID調節器。論文對系統方案和電路進行了較為具體的設計，并通過測試取得了預期結果。測試證明該方案能夠適合本行業時代發展的步伐，使系統電路更簡單，精度更高，通用性更強。同時該方案也可用于相關領域。本文首先分析了國內外開關電源發展的現狀，以及研究數字化開關電源的意義。然后提出了數字化開關電源的總體設計框圖和實現方案，并與傳統的開關電源做了較為詳細的比較。本論文的設計方案是采用DSP技術和FPGA技術來做數字化PID調節，通過數字化PID算法產生PWM波來控制斬波器，控制主回路。從而取代傳統的模擬PID調節器，使電路更簡單，精度更高，通用性更強。傳統的模擬開關電源是將電流電壓反饋信號做PID調節后--分立元器件構成，采用專用脈寬調制芯片實現PWM控制。電流反饋信號來自主回路的電流取樣，電壓反饋信號來自主回路的電壓采樣。再將這兩個信號分別送至電流調節器和電壓調節器的反相輸入端，用來實現閉環控制。同時用來保證系統的穩定性及實現系統的過流過壓保護、電流和電壓值的顯示。電壓、電流的給定信號則由單片機或電位器提供。再次，文章對各個模塊從理論和實際的上都做了仔細的分析和設計，并給出了具體的電路圖，同時寫出了軟件流程圖以及設計中應該注意的地方。整個系統由DSP板和ADC板組成。DSP板完成PWM生成、PID運算、環境開關量檢測、環境開關量生成以及本地控制。ADC板主要完成前饋電壓信號采集、負載電壓信號采集、負載電流信號采集、以及對信號的一階數字低通濾波。由于整個系統是閉環控制系統，要求采樣速率相當高。本系統采用FPGA來控制ADC，這樣就避免了高速采樣占用系統資源的問題，減輕了DSP的負擔。DSP可以將讀到的ADC信號做PID調節，從而產生PWM波來控制逆變橋的開關速率，從而達到閉環控制的目的。最后，對數字化開關電源和模擬開關電源做了對比測試，得出了預期結論。同時也提出了一些需要改進的地方，認為該方案在其他相關行業中可以廣泛地應用。模擬控制電路因為使用許多零件而需要很大空間，這些零件的參數值還會隨著使用時間、溫度和其它環境條件的改變而變動并對系統穩定性和響應能力造成負面影響。數字電源則剛好相反，同時數字控制還能讓硬件頻繁重復使用、加快上市時間以及減少開發成本與風險。在當前對產品要求體積小、智能化、共通化、精度高和穩定度好等前提條件下，數字化開關電源有著廣闊的發展空間。本系統來基本上達到了設計要求。能夠滿足較高精度的設計要求。但對于高精度數字化電源，系統還有值得改進的地方，比如改進主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統的精度。本系統涉及電子、通信和測控等技術領域，將數字PID算法與電力電子技術、通信技術等有機地結合了起來。本系統的設計方案不僅可以用在電源控制器上，只要是相關的領域都可以采用。

標簽： FPGA DSP 數字化開關電源

上傳時間： 2013-06-21

上傳用戶：498732662
基于ISD4004芯片的語音錄放設計

基于ISD4004芯片的語音錄放設計,內含詳細說明，程序代碼。

標簽： 4004 ISD 芯片語音錄放

上傳時間： 2013-06-29

上傳用戶：hakim
基于DDS技術的智能信號發生器的設計

本文提出了一種以直接數字頻率合成（DDS）技術為基礎的信號發生器的設計。采用單片機AT89C51 控制DDS 芯片AD9850 產生頻率可調的正弦信號，并通過低通濾波器得到純正的信號，最后經過

標簽： DDS 智能信號發生器

上傳時間： 2013-04-24

上傳用戶：ruan2570406
基于FPGA的π4DQPSK調制解調技術

本文的設計采用FPGA來實現π/4DQPSK調制解調。采用π/4DQPSK的調制解調方式是基于頻帶利用率、誤比特率(即抗噪性)和實現復雜性等綜合因素的考慮；采用FPGA進行實現是考慮到高速的數據處理以及AD和DA的高速采樣。本課題主要包含以下幾個方面的研究：首先對π/4DQPSK技術的應用發展情況做簡單介紹，并對其調制解調原理進行了詳細的闡述。在理解原理的基礎上，將調制解調進行模塊化劃分，提出了實現的思路和方法。其中包括串并轉換，差分相位編碼，內插，成形濾波器，正交調制，帶通濾波器及希爾伯特變換，解調，位同步，載波同步，差分相位解碼。其次在FPGA上實現了π/4DQPSK的大部分模塊。其中調制端的各個模塊的功能都已經實現，并綜合在一起，下載到開發板上進行了在線仿真。其中成形濾波器的設計大大降低了FPGA的資源開銷，是本次設計的創新；解調端對載波同步和位同步提出了設計思路，具體的實現還需要進一步的研究；接口電路的測試和在線仿真已經完成。最后提出了硬件實現的方案以及三種芯片的選型與設計，給出了簡要的電路圖和時序圖。

標簽： 4DQPSK FPGA 調制解調技術

上傳時間： 2013-08-03

上傳用戶：fzy309228829
基于FPGA的擴頻通信芯片設計及應用

隨著網絡技術和通信技術的突飛猛進，人們對通信的保密性能，抗干擾能力的要求越來越高，而且對信息隱蔽、多址保密通信等特性提出了更高的要求。這些要求的實現都離不開擴頻通信技術的應用，而擴頻通信芯片作為擴頻通信網絡的核心器件，自然也成了研究的重點。本論文旨在借鑒國內外相關研究成果，并以家庭電力線通信環境為背景，驗證了一種CDMA碼分多址通信的實現方案，并通過智能家庭系統展示了其應用效果。本課題以構建家庭電力載波通信網絡為目標，首先，以兩塊Cyclone系列FPGA開發板為基礎，分別作為發送單元和接收單元，構建了系統的硬件開發平臺；以QuartusⅡ 7.2為開發環境，運用Verilog硬件描述語言，編寫擴頻模塊和解擴模塊，并且進行了測試、仿真和綜合，驗證了通過專用芯片實現擴頻通信系統的可行性。應用方面，采用電力線載波通信芯片，提出了一種由智能插線板和嵌入式網關構成的家電控制系統。用戶通過WEB方式登陸嵌入式網關，智能插線板能夠在嵌入式網關的控制下控制電器的電源、發送紅外遙控指令，實現對家電的遠程遙控。使用兩塊FPGA開發板，實現了擴頻通信基本收發是本設計得主要成果；將擴頻通訊技術、嵌入式Web技術引入到智能家庭系統的設計當中是本文的一個特點。仿真和實驗表明：采用電力線載波通信芯片組建家庭網絡的方案可行，由智能插線板和嵌入式網關構成的家電控制系統能靈活、便捷地實施家電控制，并具有一定的節能效果。

標簽： FPGA 擴頻通信芯片設計

上傳時間： 2013-06-17

上傳用戶：vaidya1bond007b1
FPGA裝箱和劃分算法研究

隨著集成電路的設計規模越來越大，FPGA為了滿足這種設計需求，其規模也越做越大，傳統平面結構的FPGA無法滿足實際設計需求。首先是硬件設計上的很難控制，其次就是計算機軟件面臨很大挑戰，所有復雜問題全部集中到布局布線(P&R)這一步，而實際軟件處理過程中，P&R所占的時間比例是相當大的。為了緩解這種軟件和硬件的設計壓力，多層次化結構的FPGA得以采用。所謂層次化就是可配置邏輯單元內部包含多個邏輯單元(相對于傳統的單一邏輯單元)，并且內部的邏輯單元之間共享連線資源，這種結構有利于減少芯片面積和提高布通率。與此同時，FPGA的EDA設計流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認為是工藝映射的后處理，也可認為是布局和布線模塊的預處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對FPGA的性能影響是相當大的。本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網數和外部使用的引腳數，從而達到減少布線所需的通道數。該算法和以前的算法相比較，無論從面積，還是通道數方面都有一定的改進。算法的時間復雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內部連線資源做了分析，如何設計可配置邏輯單元內部的連線資源來達到即減少面積又保證芯片的步通率，同時還可以提高運行速度。另外，本文還提出將電路分解成為多塊，分別下載到各個芯片的解決方案。以解決FPGA由于容量限制，而無法實現某些特定電路原型驗證。該算法綜合考慮影響多塊芯片性能的各個因數，采用較好的目標函數來達到較優結果。

標簽： FPGA 劃分算法

上傳時間： 2013-04-24

上傳用戶：zhaoq123
AD芯片大全

AD系列芯片 1.模數轉換器 AD1380JD 16位 20us高性能模數轉換器(民用級) AD1380KD 16位 20us高性能模數轉換器(民用級) AD1671JQ 12位 1.25MHz采樣速率帶寬2MHz模數轉換器(民用級) AD1672AP 12位 3MHz采樣速率帶寬20MHz單電源模數轉換器(工業級) AD1674JN 12位 100KHz采樣速率帶寬500KHz模數轉換器(民用級) AD1674AD 12位 100KHz采樣速率帶寬500KHz模數轉換器(工業級)

標簽： AD芯片

上傳時間： 2013-05-19

上傳用戶：ljmwh2000
基于FPGA的調制解調器

當今電子系統的設計是以大規模FPGA為物理載體的系統芯片的設計，基于FPGA的片上系統可稱為可編程片上系統(SOPC)。SOPC的設計是以知識產權核(IPCore)為基礎，以硬件描述語言為主要設計手段，借助以計算機為平臺的EDA工具進行的。本文在介紹了FPGA與SOPC相關技術的基礎上，給出了SOPC技術開發調制解調器的方案。在分析設計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發軟件進行SOPC(System On a Programmable Chip)設計流程后，依據調制解調算法提出了一種基于DSP Builder調制解調器的SOPC實現方案，模塊化的設計方法大大縮短了調制解調器的開發周期。在SOPC技術開發調制解調器的過程中，用MATLAB/Simulink的圖形方式調用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進行系統建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統的煩瑣過程，將精力集中于算法的優化上。基于DSP Builder的開發功能，調制解調器電路中的低通濾波器可直接調用FIRIP Core，進一步提高了開發效率。在進行編譯、仿真調試成功后，經過QuartusⅡ將編譯生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調制解調器的SOPC系統實現方案。

標簽： FPGA 調制解調器

上傳時間： 2013-05-28

上傳用戶：koulian