快速計(jì)算matrix最大特征值,只計(jì)算最大的,速度比較快,適合講究效率的場合
標(biāo)簽： matrix 計(jì)算 特征 比較
上傳時間： 2017-02-02
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純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構(gòu)成單片系統(tǒng)，也不實(shí)用。這里介紹由八位加法器構(gòu)成的以時序邏輯方式設(shè)計(jì)的八位乘法器，具有一定的實(shí)用價值，而且由FPGA構(gòu)成實(shí)驗(yàn)系統(tǒng)后，可以很容易的用ASIC大型集成芯片來完成，性價比高，可操作性強(qiáng)。
標(biāo)簽： 組合邏輯 乘法器 比較 速度
上傳時間： 2017-02-03
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FDTD CPML 計(jì)算方型共振腔電場頻率
標(biāo)簽： FDTD CPML 共振
上傳時間： 2014-01-11
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FDTD CPML 同時計(jì)算方型and六角形共振腔
標(biāo)簽： FDTD CPML and 六角形
上傳時間： 2014-01-08
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FDTD CPML 計(jì)算介質(zhì)端平均電場功率
標(biāo)簽： FDTD CPML 功率
上傳時間： 2013-12-12
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VCS-verilog compiled simulator是synopsys公司的產(chǎn)品.其仿真速度相當(dāng)快,而且支持多種調(diào)用方式.該文檔是一個不錯的使用指南.
標(biāo)簽： VCS-verilog simulator compiled synopsys
上傳時間： 2014-11-17
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加密速度快的AES算法源碼，VC++環(huán)境實(shí)現(xiàn)
標(biāo)簽： AES 加密 速度 算法
上傳時間： 2013-12-11
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遺傳算法的程序,包括選擇,交叉,變異等步驟,速度快
標(biāo)簽： 算法 程序 變異 速度
上傳時間： 2017-02-09
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將查詢結(jié)果直接輸出為EXCEL格式的控件! 速度快! 無需安裝EXCEL!
標(biāo)簽： EXCEL 查詢 控件 輸出
上傳時間： 2017-02-10
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程式描述：使用Cypress的Cy7C68013A晶片進(jìn)行設(shè)計(jì)，通過外接EEPROM來進(jìn)行供電時的重列舉。程式包括USB韌體端的程式以及電腦端的程式。 安裝：把來源程式碼複製到硬碟特定目錄下，使用Keil C編譯器和Visual C++ 6.0運(yùn)行即可。 注意：可以首先使用Cypress的測試工具進(jìn)行韌體程式的測試，以確保韌體程式的正確性。
標(biāo)簽： Cypress 68013A C68013 68013
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