本文介紹一種以CPLD[1]為核心、以VHDL[2]為開發(fā)工具的時(shí)間控制器，該控制器不僅具有時(shí)間功能，而且具有定時(shí)器功能，能在00：00～23：59之間任意設(shè)定開啟時(shí)間和關(guān)閉時(shí)間，其設(shè)置方便、靈活，廣泛應(yīng)用于路燈、廣告燈箱、霓虹燈等處的定時(shí)控制。
標(biāo)簽： CPLD VHDL 核心 開發(fā)工具
上傳時(shí)間： 2013-08-16
上傳用戶：chenjjer
VHDL有關(guān)源代碼，設(shè)計(jì)一般常用的器件\\r\\n
標(biāo)簽： VHDL 源代碼
上傳用戶：kernor
PCI Arbitor by VHDL
標(biāo)簽： Arbitor VHDL PCI by
上傳時(shí)間： 2013-08-18
上傳用戶：h886166
一篇用VHDL實(shí)現(xiàn)的交通燈設(shè)計(jì)，具有燈種顯示和倒計(jì)時(shí)功能
標(biāo)簽： VHDL 交通燈
上傳時(shí)間： 2013-08-19
上傳用戶：jackandlee
這是利用VHDL語(yǔ)言編寫的關(guān)于ADC0809的程序，編的很不錯(cuò)
標(biāo)簽： VHDL 0809 ADC 語(yǔ)言
上傳用戶：lty6899826
VHDL語(yǔ)言編寫的時(shí)鐘顯示代碼，簡(jiǎn)短而又易懂，個(gè)人覺得很不錯(cuò)
標(biāo)簽： VHDL 語(yǔ)言 編寫 時(shí)鐘顯示
上傳用戶：bpgfl
VHDL設(shè)計(jì)的經(jīng)驗(yàn)，高人手記，讓你在編寫VHDL代碼時(shí)避免不應(yīng)用的錯(cuò)誤和修改錯(cuò)誤。
標(biāo)簽： VHDL 經(jīng)驗(yàn) 代碼 編寫
上傳用戶：sammi
用VHDL語(yǔ)言在FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算,大家共享
標(biāo)簽： VHDL FPGA 語(yǔ)言 浮點(diǎn)運(yùn)算
上傳用戶：epson850
VHDL設(shè)計(jì)的ds18b20的測(cè)溫程序，歡迎測(cè)試請(qǐng)不要直接復(fù)制，可能不好顯示。
標(biāo)簽： VHDL 18b b20 18
上傳時(shí)間： 2013-08-20
上傳用戶：zjwangyichao
_Wiley_Synthesis_of_Arithmetic_Circuits_-_FPGA_ASIC_and_Embedded_Systems_(2006)_-_DDU一些硬體設(shè)計(jì)教學(xué)文件
標(biāo)簽： Wiley_Synthesis_of_Arithmetic_Cir FPGA_ASIC_and_Embedded_Systems cuits 2006
上傳用戶：lchjng
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