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邏輯電路模擬器

模擬無線通訊論文的模擬程式, 可用此程式驗(yàn)證論文方法是否正確

模擬無線通訊論文的模擬程式, 可用此程式驗(yàn)證論文方法是否正確

標(biāo)簽： 模程式無線正

上傳時(shí)間： 2016-03-30

上傳用戶：cx111111
先對(duì)故障依序編碼為陣列形式在用免疫演算法去做計(jì)算模擬得到正確的解答

先對(duì)故障依序編碼為陣列形式在用免疫演算法去做計(jì)算模擬得到正確的解答

標(biāo)簽： 免疫算法模正

上傳時(shí)間： 2013-12-21

上傳用戶：R50974
ADuC812 是帶有8 位可編程微控制器、多通道ADC、雙數(shù)/ 模轉(zhuǎn)換器(DAC) 的高集成度12 位數(shù)據(jù)采集系統(tǒng)芯片。本文詳細(xì)介紹了該芯片的功能特點(diǎn)和工作原理,并指出了應(yīng)用范圍。(ADuC

ADuC812 是帶有8 位可編程微控制器、多通道ADC、雙數(shù)/ 模轉(zhuǎn)換器(DAC) 的高集成度12 位數(shù)據(jù)采集系統(tǒng)芯片。本文詳細(xì)介紹了該芯片的功能特點(diǎn)和工作原理,并指出了應(yīng)用范圍。(ADuC812中文資料)

標(biāo)簽： ADuC 812 ADC DAC

上傳時(shí)間： 2013-12-09

上傳用戶：wpt
機(jī)率神經(jīng)網(wǎng)路分類器之高階合成。對(duì)研究概率神經(jīng)網(wǎng)絡(luò)很有幫助的。質(zhì)量很高的論文

機(jī)率神經(jīng)網(wǎng)路分類器之高階合成。對(duì)研究概率神經(jīng)網(wǎng)絡(luò)很有幫助的。質(zhì)量很高的論文

標(biāo)簽： 分合成概率神經(jīng)網(wǎng)絡(luò) 質(zhì)量

上傳時(shí)間： 2016-04-07

上傳用戶：jcljkh
以cypress cy7c68013開發(fā)出來的sample firmware, 作用是把dev board 模擬成hid類別的keyboard.

以cypress cy7c68013開發(fā)出來的sample firmware, 作用是把dev board 模擬成hid類別的keyboard.

標(biāo)簽： firmware keyboard cypress c68013

上傳時(shí)間： 2013-11-25

上傳用戶：小鵬
是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來

是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來

標(biāo)簽： verilog 加法器元件

上傳時(shí)間： 2014-01-07

上傳用戶：zhangzhenyu
使用硬體描述語言HDL 設(shè)計(jì)硬體電路

使用硬體描述語言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語法架構(gòu)，VHDL的零件庫(Library)及包裝(Package)等內(nèi)容。

標(biāo)簽： HDL

上傳時(shí)間： 2014-01-22

上傳用戶：cxl274287265
5 bits 的加法器與減法器合併電路之原始程式製作

5 bits 的加法器與減法器合併電路之原始程式製作

標(biāo)簽： bits 加法器法器程式

上傳時(shí)間： 2016-05-18

上傳用戶：ippler8
此為UWB OFDM之發(fā)射端模擬仿真程序

此為UWB OFDM之發(fā)射端模擬仿真程序

標(biāo)簽： OFDM UWB 發(fā)射模

上傳時(shí)間： 2016-07-10

上傳用戶：pkkkkp
這是 OEBX 使用在 Windows CE 上的範(fàn)例程式可以正確的模擬與執(zhí)行

這是 OEBX 使用在 Windows CE 上的範(fàn)例程式可以正確的模擬與執(zhí)行

標(biāo)簽： Windows OEBX CE 程式

上傳時(shí)間： 2016-07-22

上傳用戶：氣溫達(dá)上千萬的