SDL Component suite for D6 SDL 組建是一套支持科學和工程計算的工業控件集，有10萬行源碼，50個例程. 3D 數據， 3D 數據，地圖集，原子符號，β函數的情節的旋轉，校驗掃描的圖像， CAS 登記號碼，圖表，顏色選擇， 常量和兌換率，輪廓繪制，化學結構，化學數據，化學公式，Ｘ分配，群聚，轉換程序，曲線適合， 地理數據，基體，圖解，目錄，配給，矩陣標簽， eigenvectors， F-分布， FFT( 快速傅里葉變換) 小圓點的決定因素的數據庫， 先進先出，文件和磁盤進入，γ函數，地理地圖集，地理地圖，坡度填補， grep，同位素， Kohonen 神經網絡， KNN( k 最近鄰) ，標簽開動網絡瀏覽程序，列舉意見，地圖，數學，矩陣，儀表展示， MLR( 多線性回歸)， 分子公式，神經網絡，正規分布，數值的輸入，數字標簽，數字桌子編輯程序，元素周期表，極地的圖解， PCA( 主成分分析)，發展酒吧，配給，隨便發電機，回歸， RLE( 行程編碼)，數據的輪流的quantiles， 科學圖表， scrollable 展示，清除，花鍵，棋盤式分照表，統計，溪，線矩陣，串處理技術，數據的表面情節， SVD( sigular 估價分解)， t 分配，價電子，矢量，數據， VU 米的形象化
上傳時間： 2016-07-15
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上傳時間： 2013-12-23
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上傳時間： 2016-07-15
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上傳時間： 2016-07-15
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Newton-Raphson算法 介紹 在科學計算和財經工程領域，許多數值算法都是通用的（至少在理論上是），可廣泛地用于解決一類問題。一個大家熟悉的例子就是Newton-Raphson例程，它可用來尋找方程 f(x)=0的數值解。標準的數學表達式f(x)表示f是變量x的函數，其通常的表達形式為f(x,a,b,...)=0，f被定義為多于一個變量的函數。在這種情況下，Newton-Raphson算法試圖把x以外的變量固定并作為參數，而尋找關于變量x的數值解。 由于Newton-Raphson算法需要知道被求解函數的確切表達，其傳統實現方法是直接將代碼嵌入到客戶應用程序中。這就使得算法的實現代碼經過針對不同被求解函數的少量修改后在客戶程序中反復出現。 同許多其它數學例程一樣，Newton-Raphson算法的具體實現是應該與特定用戶無關的。并且，重復編碼在任何情況下都應該盡量避免。我們很自然地會想到把該類例程作為庫函數來實現，以使客戶程序可以直接調用它們。但是，這種實現方式必然會涉及到如何將用戶自定義函數（Newton-Raphson 例程需要調用該函數）封裝成可以作為參數傳遞的形式。
標簽： Newton-Raphson 算法 工程領域 計算
上傳時間： 2016-07-31
上傳用戶：gdgzhym
這次把真正的把源程序公開了，而且還有詳細的原理教程，希望大家幫忙把他做的更好，支持的器件更多。 這個下載線電路是我做過的中最穩定的，成功率很高。你也可以直接使用現有的下載線或者Atmel的原版下 載線。Easy 51Pro串行編程器也支持AT89C2051了。《Easy 51Pro的製作及使用說明》中有詳細介紹。 有何問題或者發現了BUG請在這裡給我留言: http://enkj.com/gbook/guestbook.asp?user=digiboy
上傳時間： 2013-12-12
上傳用戶：xieguodong1234
這是compiere2的官方沒問題版本～我在fedora10上安裝正確無誤～不會出現錯誤訊息 ～不過我發現compiere他自己本身有自己專屬的網站server～所以有架設網站的網友們～ 可能要斟酌一下～最好把他獨立開來比較好～= =～我發現他挺消耗系統資源的～
標簽： compiere2 compiere fedora server
上傳時間： 2014-12-04
上傳用戶：yy541071797
Smarty 入門 不過因為有針對舊有的內容做一些小調整，所以這次把它放回到自己的 Blog 裡。 序言 剛開始接觸樣版引擎的 PHP 設計師，聽到 Smarty 時，都會覺得很難。其實筆者也不例外，碰都不敢碰一下。但是後來在剖析 XOOPS 的程式架構時，開始發現 Smarty 其實並不難。只要將 Smarty 基礎功練好，在一般應用上就已經相當足夠了。當然基礎能打好，後面的進階應用也就不用怕了。 這次的更新，主要加上了一些概念性的東西，當然也有一些進階的技巧。不過這些也許早已深入大家的程式之中，如果有更好的觀點，也歡迎大家能夠回饋。
標簽： Smarty
上傳時間： 2014-12-01
上傳用戶：鳳臨西北
Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在//PC機上安裝一個串口調試工具來驗證程序的功能。//程序實現了一個收發一幀10個bit（即無奇偶校驗位）的串口控//制器，10個bit是1位起始位，8個數據位，1個結束//位。串口的波特律由程序中定義的div_par參數決定，更改該參數可以實//現相應的波特率。程序當前設定的div_par 的值是0x145，對應的波特率是//9600。用一個8倍波特率的時鐘將發送或接受每一位bit的周期時間//劃分為8個時隙以使通信同步.//程序的工作過程是：串口處于全雙工工作狀態，按動key1，FPGA/CPLD向PC發送“21 EDA"//字符串（串口調試工具設成按ASCII碼接受方式）；PC可隨時向FPGA/CPLD發送0-F的十六進制
標簽： verilog hdl cpld 串口通訊 quartus
上傳時間： 2022-02-18
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工程電磁場數值計算
上傳時間： 2013-04-15
上傳用戶：eeworm
