集成運(yùn)算放大器是一種高倍率的直流放大器。當(dāng)選取不同的反饋電路時(shí)，它就可以對(duì)信號(hào)進(jìn)行放大以及加，減微分，積分等運(yùn)算。
標(biāo)簽： 集成運(yùn)算放大器 可靠性
上傳時(shí)間： 2013-10-25
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摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類(lèi)號(hào): TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào): 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對(duì)性能的越來(lái)越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問(wèn) 題。 1) 時(shí)鐘的快速電平切換將給電路帶來(lái)的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對(duì)電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號(hào)的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來(lái)達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對(duì)系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對(duì)高頻時(shí)鐘信號(hào)的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號(hào)的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號(hào)的一個(gè)周期按相位來(lái)分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來(lái)的4 倍(如圖1b 所示)。 以前也有人嘗試過(guò)用專(zhuān)門(mén)的延遲線或邏輯門(mén)延時(shí)來(lái)達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無(wú)法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來(lái)半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們?cè)谶@方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過(guò)一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對(duì)這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說(shuō)明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開(kāi)銷(xiāo), 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號(hào)并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號(hào)。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開(kāi)頭有一個(gè)用于同步檢測(cè)的頭部信息。我們要找到與它同步性好的時(shí)鐘信號(hào), 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說(shuō), 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門(mén)延遲為340p s) , 如前所述, 這樣對(duì)整個(gè)系統(tǒng)設(shè)計(jì)帶來(lái)很多的困擾。 我們?cè)谶@里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過(guò)鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過(guò)分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測(cè)出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們?cè)O(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過(guò)鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過(guò)優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對(duì)68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(dòng)(Aperture J itters) , 無(wú)法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對(duì)模擬信號(hào)進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號(hào)經(jīng)過(guò) 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫(xiě)入存儲(chǔ)器(M EM )。各個(gè) 采集通道采集的是同一信號(hào), 不過(guò)采樣 點(diǎn)依次相差90°相位。通過(guò)存儲(chǔ)器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問(wèn)題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
上傳時(shí)間： 2013-12-17
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磁珠由氧磁體組成，電感由磁心和線圈組成，磁珠把交流信號(hào)轉(zhuǎn)化為熱能，電感把交流存儲(chǔ)起來(lái)，緩慢的釋放出去。 磁珠對(duì)高頻信號(hào)才有較大阻礙作用，一般規(guī)格有100歐/100mMHZ ,它在低頻時(shí)電阻比電感小得多。電感的等效電阻可有Z=2X3.14xf 來(lái)求得。 鐵氧體磁珠 (Ferrite Bead) 是目前應(yīng)用發(fā)展很快的一種抗干擾元件，廉價(jià)、易用，濾除高頻噪聲效果顯著。 在電路中只要導(dǎo)線穿過(guò)它即可（我用的都是象普通電阻模樣的，導(dǎo)線已穿過(guò)并膠合，也有表面貼裝的形式，但很少見(jiàn)到賣(mài)的）。當(dāng)導(dǎo)線中電流穿過(guò)時(shí)，鐵氧體對(duì)低頻電流幾乎沒(méi)有什么阻抗，而對(duì)較高頻率的電流會(huì)產(chǎn)生較大衰減作用。高頻電流在其中以熱量形式散發(fā)，其等效電路為一個(gè)電感和一個(gè)電阻串聯(lián)，兩個(gè)元件的值都與磁珠的長(zhǎng)度成比例。 磁珠種類(lèi)很多，制造商應(yīng)提供技術(shù)指標(biāo)說(shuō)明，特別是磁珠的阻抗與頻率關(guān)系的曲線。 有的磁珠上有多個(gè)孔洞，用導(dǎo)線穿過(guò)可增加元件阻抗（穿過(guò)磁珠次數(shù)的平方），不過(guò)在高頻時(shí)所增加的抑制噪聲能力不可能如預(yù)期的多，而用多串聯(lián)幾個(gè)磁珠的辦法會(huì)好些。 鐵氧體是磁性材料，會(huì)因通過(guò)電流過(guò)大而產(chǎn)生磁飽和，導(dǎo)磁率急劇下降。大電流濾波應(yīng)采用結(jié)構(gòu)上專(zhuān)門(mén)設(shè)計(jì)的磁珠，還要注意其散熱措施。 鐵氧體磁珠不僅可用于電源電路中濾除高頻噪聲（可用于直流和交流輸出），還可廣泛應(yīng)用于其他電路，其體積可以做得很小。特別是在數(shù)字電路中，由于脈沖信號(hào)含有頻率很高的高次諧波，也是電路高頻輻射的主要根源，所以可在這種場(chǎng)合發(fā)揮磁珠的作用。 鐵氧體磁珠還廣泛應(yīng)用于信號(hào)電纜的噪聲濾除。 以常用于電源濾波的HH-1H3216-500為例，其型號(hào)各字段含義依次為：HH 是其一個(gè)系列，主要用于電源濾波，用于信號(hào)線是HB系列；1 表示一個(gè)元件封裝了一個(gè)磁珠，若為4則是并排封裝四個(gè)的；H 表示組成物質(zhì)，H、C、M為中頻應(yīng)用（50－200MHz），T低頻應(yīng)用（<50MHz），S高頻應(yīng)用（>200MHz）；3216 封裝尺寸，長(zhǎng)3.2mm，寬1.6mm，即1206封裝；500 阻抗（一般為100MHz時(shí)），50 ohm。 其產(chǎn)品參數(shù)主要有三項(xiàng)：阻抗[Z]@100MHz (ohm) : Typical 50, Minimum 37;直流電阻DC Resistance (m ohm): Maximum 20;額定電流Rated Current (mA): 2500. 磁珠有很高的電阻率和磁導(dǎo)率， 他等效于電阻和電感串聯(lián)， 但電阻值和電感值都隨頻率變化。 他比普通的電感有更好的高頻濾波特性，在高頻時(shí)呈現(xiàn)阻性，所以能在相當(dāng)寬的頻率范圍內(nèi)保持較高的阻抗，從而提高調(diào)頻濾波效果。 磁珠主要用于高頻隔離，抑制差模噪聲等。
標(biāo)簽： 電感
上傳時(shí)間： 2013-11-05
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用ad9850激勵(lì)的鎖相環(huán)頻率合成器山東省濟(jì)南市M0P44 部隊(duì)Q04::00R 司朝良摘要! 提出了一種ad9850和ad9850相結(jié)合的頻率合成方案! 介紹了ad9850芯片ad9850的基本工作原理" 性能特點(diǎn)及引腳功能! 給出了以1!2345 作為參考信號(hào)源的鎖相環(huán)頻率合成器實(shí)例! 并對(duì)該頻率合成器的硬件電路和軟件編程進(jìn)行了簡(jiǎn)要說(shuō)明#關(guān)鍵詞! !!" 鎖相環(huán)頻率合成器數(shù)據(jù)寄存器
標(biāo)簽： 9850 ad 鎖相環(huán) 激勵(lì)
上傳時(shí)間： 2013-10-18
上傳用戶：hehuaiyu
提出了一種基于相關(guān)分析的飛機(jī)目標(biāo)識(shí)別方法。該方法利用飛機(jī)圖像低頻和高頻部分合成濾波器模板，能達(dá)到很高識(shí)別率與很低的等錯(cuò)率。該研究旨在提高飛機(jī)識(shí)別的準(zhǔn)確率和降低出錯(cuò)率，采用一種基于相關(guān)分析的飛機(jī)目標(biāo)識(shí)別方法。該方法通過(guò)對(duì)采集的飛機(jī)圖像做去除背景、降噪、圖像增強(qiáng)、二值化和歸一化處理，將飛機(jī)圖像低頻和高頻部分合成濾波器模板，通過(guò)特征比對(duì)達(dá)到識(shí)別飛機(jī)的目的。利用Matlab 7.0做10種飛機(jī)的識(shí)別實(shí)驗(yàn)，得出了95.47%識(shí)別率和0.04%等錯(cuò)率的結(jié)論，識(shí)別率和等錯(cuò)率均優(yōu)于不變矩法、三維識(shí)別方法、基于小波分析和矩不變量的方法，印證了筆者提出的基于相關(guān)分析的飛機(jī)目標(biāo)識(shí)別方法的優(yōu)越性。在飛機(jī)圖像數(shù)據(jù)庫(kù)上的實(shí)驗(yàn)結(jié)果表明，該方法是可行的。
標(biāo)簽： 分 飛機(jī) 目標(biāo)識(shí)別
上傳時(shí)間： 2013-11-03
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DAC34H84 是一款由德州儀器（TI）推出的四通道、16 比特、采樣1.25GSPS、功耗1.4W 高性能的數(shù)模轉(zhuǎn)換器。支持625MSPS 的數(shù)據(jù)率，可用于寬帶與多通道系統(tǒng)的基站收發(fā)信機(jī)。由于無(wú)線通信技術(shù)的高速發(fā)展與各設(shè)備商基站射頻拉遠(yuǎn)單元（RRU/RRH）多種制式平臺(tái)化的要求，目前收發(fā)信機(jī)單板支持的發(fā)射信號(hào)頻譜越來(lái)越寬，而中頻頻率一般沒(méi)有相應(yīng)提高，所以中頻發(fā)射DAC 發(fā)出中頻（IF）信號(hào)的二次諧波（HD2）或中頻與采樣頻率Fs 混疊產(chǎn)生的信號(hào)（Fs-2*IF）離主信號(hào)也越來(lái)越近，因此這些非線性雜散越來(lái)越難被外部模擬濾波器濾除。這些子進(jìn)行pcb設(shè)計(jì)布局，能取得較好的信號(hào)完整性效果，可以在pcb打樣后，更放心。這些雜散信號(hào)會(huì)降低發(fā)射機(jī)的SFDR 性能，優(yōu)化DAC 輸出的二次諧波性能也就變得越來(lái)越重要。
上傳時(shí)間： 2013-10-23
上傳用戶：lalalal
信號(hào)完整性是高速數(shù)字系統(tǒng)中要解決的一個(gè)首要問(wèn)題之一，如何在高速PCB 設(shè)計(jì)過(guò)程中充分考慮信號(hào)完整性因素,并采取有效的控制措施,已經(jīng)成為當(dāng)今系統(tǒng)設(shè)計(jì)能否成功的關(guān)鍵。在這方面，差分線對(duì)具有很多優(yōu)勢(shì)，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩(wěn)定的可靠性等。目前，差分線對(duì)在高速數(shù)字電路設(shè)計(jì)中的應(yīng)用越來(lái)越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分線對(duì)設(shè)計(jì)。介紹了差分線對(duì)在PCB 設(shè)計(jì)中的一些要點(diǎn)，并給出具體設(shè)計(jì)方案。
上傳時(shí)間： 2014-12-24
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討論了高速PCB 設(shè)計(jì)中涉及的定時(shí)、反射、串?dāng)_、振鈴等信號(hào)完整性( SI)問(wèn)題,結(jié)合CA2DENCE公司提供的高速PCB設(shè)計(jì)工具Specctraquest和Sigxp,對(duì)一采樣率為125MHz的AD /DAC印制板進(jìn)行了仿真和分析,根據(jù)布線前和布線后的仿真結(jié)果設(shè)置適當(dāng)?shù)募s束條件來(lái)控制高速PCB的布局布線,從各個(gè)環(huán)節(jié)上保證高速電路的信號(hào)完整性。
上傳時(shí)間： 2013-11-06
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”P(pán)CB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無(wú)法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來(lái)應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故製造希望R&D及採(cǎi)購(gòu)在購(gòu)買(mǎi)異形零件時(shí)能顧慮製造的需求, 提高自動(dòng)置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-10-28
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第二部分：DRAM 內(nèi)存模塊的設(shè)計(jì)技術(shù)..............................................................143第一章 SDR 和DDR 內(nèi)存的比較..........................................................................143第二章 內(nèi)存模塊的疊層設(shè)計(jì).............................................................................145第三章 內(nèi)存模塊的時(shí)序要求.............................................................................1493.1 無(wú)緩沖（Unbuffered）內(nèi)存模塊的時(shí)序分析.......................................1493.2 帶寄存器（Registered）的內(nèi)存模塊時(shí)序分析...................................154第四章 內(nèi)存模塊信號(hào)設(shè)計(jì).................................................................................1594.1 時(shí)鐘信號(hào)的設(shè)計(jì).......................................................................................1594.2 CS 及CKE 信號(hào)的設(shè)計(jì)..............................................................................1624.3 地址和控制線的設(shè)計(jì)...............................................................................1634.4 數(shù)據(jù)信號(hào)線的設(shè)計(jì)...................................................................................1664.5 電源，參考電壓Vref 及去耦電容.........................................................169第五章 內(nèi)存模塊的功耗計(jì)算.............................................................................172第六章 實(shí)際設(shè)計(jì)案例分析.................................................................................178 目前比較流行的內(nèi)存模塊主要是這三種：SDR，DDR，RAMBUS。其中，RAMBUS內(nèi)存采用阻抗受控制的串行連接技術(shù),在這里我們將不做進(jìn)一步探討，本文所總結(jié)的內(nèi)存設(shè)計(jì)技術(shù)就是針對(duì)SDRAM 而言(包括SDR 和DDR)。現(xiàn)在我們來(lái)簡(jiǎn)單地比較一下SDR 和DDR，它們都被稱(chēng)為同步動(dòng)態(tài)內(nèi)存，其核心技術(shù)是一樣的。只是DDR 在某些功能上進(jìn)行了改進(jìn)，所以DDR 有時(shí)也被稱(chēng)為SDRAM II。DDR 的全稱(chēng)是Double Data Rate，也就是雙倍的數(shù)據(jù)傳輸率，但是其時(shí)鐘頻率沒(méi)有增加，只是在時(shí)鐘的上升和下降沿都可以用來(lái)進(jìn)行數(shù)據(jù)的讀寫(xiě)操作。對(duì)于SDR 來(lái)說(shuō),市面上常見(jiàn)的模塊主要有PC100/PC133/PC166,而相應(yīng)的DDR內(nèi)存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
標(biāo)簽： DRAM 內(nèi)存模塊 設(shè)計(jì)技術(shù)
上傳時(shí)間： 2014-01-13
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