工藝流程波峰焊中的成型工作，是生產(chǎn)過程中效率最低的部分之一，相應(yīng)帶來了靜電損壞風(fēng)險并使交貨期延長，還增加了出錯的機會。雙面貼裝A面布有大型IC器件，B面以片式元件為主充分利用PCB空間，實現(xiàn)安裝面積最小化，效率高單面混裝* 如果通孔元件很少，可采用回流焊和手工焊的方式一面貼裝、另一面插裝* 如果通孔元件很少，可采用回流焊和手工焊的方式
上傳時間： 2013-11-14
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當你認為你已經(jīng)掌握了PCB 走線的特征阻抗Z0，緊接著一份數(shù)據(jù)手冊告訴你去設(shè)計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設(shè)計規(guī)則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。 單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經(jīng)的電流為i。沿線任意一點的電壓為V=Z0*i（ 根據(jù)歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時，線2 上的電流開始以比例常數(shù)k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數(shù)耦合到線2 上。每根走線上任意一點的電壓，還是根據(jù)歐姆定律，
標簽： 差分阻抗
上傳時間： 2013-10-20
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
上傳時間： 2013-10-22
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布線需要考慮的問題很多，但是最基本的的還是要做到周密，謹慎。寄生元件危害最大的情況印刷電路板布線產(chǎn)生的主要寄生元件包括：寄生電阻、寄生電容和寄生電感。例如：PCB 的寄生電阻由元件之間的走線形成；電路板上的走線、焊盤和平行走線會產(chǎn)生寄生電容；寄生電感的產(chǎn)生途徑包括環(huán)路電感、互感和過孔。當將電路原理圖轉(zhuǎn)化為實際的PCB 時，所有這些寄生元件都可能對電路的有效性產(chǎn)生干擾。本文將對最棘手的電路板寄生元件類型— 寄生電容進行量化，并提供一個可清楚看到寄生電容對電路性能影響的示例。
上傳時間： 2013-11-18
上傳用戶：liglechongchong
Hyperlynx仿真應(yīng)用:阻抗匹配.下面以一個電路設(shè)計為例，簡單介紹一下PCB仿真軟件在設(shè)計中的使用。下面是一個DSP硬件電路部分元件位置關(guān)系(原理圖和PCB使用PROTEL99SE設(shè)計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經(jīng)過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設(shè)計過程中我們需要考慮DRAM的數(shù)據(jù)、地址和控制線是否需加串阻。下面，我們以數(shù)據(jù)線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網(wǎng)站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導(dǎo)入主芯片DSP的數(shù)據(jù)線D0腳模型。左鍵點芯片管腳處的標志，出現(xiàn)未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應(yīng)管腳。 3http://bbs.elecfans.com/ 電子技術(shù)論壇 http://www.elecfans.com 電子發(fā)燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數(shù)據(jù)線對應(yīng)管腳和3245的對應(yīng)管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現(xiàn)在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發(fā)現(xiàn)更多的信息，我們使用眼圖觀察。因為時鐘是133M，數(shù)據(jù)單沿采樣，數(shù)據(jù)翻轉(zhuǎn)最高頻率為66.7M，對應(yīng)位寬為7.58ns。所以設(shè)置參數(shù)如下：之后按照芯片手冊制作眼圖模板。因為我們最關(guān)心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設(shè)計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數(shù)據(jù)線沒有串阻可以滿足設(shè)計要求，而其他的56位都是一對一，經(jīng)過仿真沒有串阻也能通過。于是數(shù)據(jù)線不加串阻可以滿足設(shè)計要求，但有一點需注意，就是寫數(shù)據(jù)時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導(dǎo)致電平判決裕量較小，抗干擾能力差一些，如果調(diào)試過程中發(fā)現(xiàn)寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-11-05
上傳用戶：dudu121
磁芯電感器的諧波失真分析 摘 要：簡述了改進鐵氧體軟磁材料比損耗系數(shù)和磁滯常數(shù)ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數(shù)對諧波測量的影響，提出了磁心性能的調(diào)控方向。 關(guān)鍵詞：比損耗系數(shù)， 磁滯常數(shù)ηB ，直流偏置特性DC-Bias，總諧波失真THD Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033 Abstract: Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward. Key words: ratio loss coefficient，hysteresis constant，DC-Bias，THD 近年來，變壓器生產(chǎn)廠家和軟磁鐵氧體生產(chǎn)廠家，在電感器和變壓器產(chǎn)品的總諧波失真指標控制上，進行了深入的探討和廣泛的合作，逐步弄清了一些似是而非的問題。從工藝技術(shù)上采取了不少有效措施，促進了質(zhì)量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。 一、 歷史回顧 總諧波失真（Total harmonic distortion） ，簡稱THD，并不是什么新的概念，早在幾十年前的載波通信技術(shù)中就已有嚴格要求<1>。1978年郵電部公布的標準YD/Z17－78“載波用鐵氧體罐形磁心”中，規(guī)定了高μQ材料制作的無中心柱配對罐形磁心詳細的測試電路和方法。如圖一電路所示，利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產(chǎn)生的非線性失真。這種相對比較的實用方法，專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報、電話設(shè)備的遙測振蕩器和線路放大器系統(tǒng)，其非線性失真有很嚴格的要求。 圖中 ZD —— QF867 型阻容式載頻振蕩器，輸出阻抗 150Ω， Ld47 —— 47KHz 低通濾波器，阻抗 150Ω，阻帶衰耗大于61dB， Lg88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB Ld88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB FD —— 30～50KHz 放大器， 阻抗 150Ω， 增益不小于 43 dB，三次諧波衰耗b3(0)≥91 dB, DP —— Qp373 選頻電平表，輸入高阻抗， L ——被測無心罐形磁心及線圈， C ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時，所配用線圈應(yīng)用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝， （線架為一格） ， 其空心電感值為 318μH（誤差1％） 被測磁心配對安裝好后，先調(diào)節(jié)振蕩器頻率為 36.6～40KHz， 使輸出電平值為+17.4 dB， 即選頻表在 22′端子測得的主波電平 （P2）為+17.4 dB，然后在33′端子處測得輸出的三次諧波電平（P3）， 則三次諧波衰耗值為：b3(+2)= P2+S+ P3 式中：S 為放大器增益dB 從以往的資料引證， 就可以發(fā)現(xiàn)諧波失真的測量是一項很精細的工作，其中測量系統(tǒng)的高、低通濾波器，信號源和放大器本身的三次諧波衰耗控制很嚴，阻抗必須匹配，薄膜電容器的非線性也有相應(yīng)要求。濾波器的電感全由不帶任何磁介質(zhì)的大空心線圈繞成，以保證本身的“潔凈” ，不至于造成對磁心分選的誤判。 為了滿足多路通信整機的小型化和穩(wěn)定性要求， 必須生產(chǎn)低損耗高穩(wěn)定磁心。上世紀 70 年代初，1409 所和四機部、郵電部各廠，從工藝上改變了推板空氣窯燒結(jié)，出窯后經(jīng)真空罐冷卻的落后方式，改用真空爐，并控制燒結(jié)、冷卻氣氛。技術(shù)上采用共沉淀法攻關(guān)試制出了μQ乘積 60 萬和 100 萬的低損耗高穩(wěn)定材料，在此基礎(chǔ)上，還實現(xiàn)了高μ7000～10000材料的突破，從而大大縮短了與國外企業(yè)的技術(shù)差異。當時正處于通信技術(shù)由FDM（頻率劃分調(diào)制）向PCM（脈沖編碼調(diào)制） 轉(zhuǎn)換時期， 日本人明石雅夫發(fā)表了μQ乘積125 萬為 0.8×10 ，100KHz）的超優(yōu)鐵氧體材料<3>，其磁滯系數(shù)降為優(yōu)鐵
上傳時間： 2014-12-24
上傳用戶：7891
PCB LAYOUT 基本規(guī)範項次 項目 備註1 一般PCB 過板方向定義： PCB 在SMT 生產(chǎn)方向為短邊過迴焊爐(Reflow), PCB 長邊為SMT 輸送帶夾持邊. PCB 在DIP 生產(chǎn)方向為I/O Port 朝前過波焊爐(Wave Solder), PCB 與I/O 垂直的兩邊為DIP 輸送帶夾持邊.1.1 金手指過板方向定義： SMT: 金手指邊與SMT 輸送帶夾持邊垂直. DIP: 金手指邊與DIP 輸送帶夾持邊一致.2 SMD 零件文字框外緣距SMT 輸送帶夾持邊L1 需≧150 mil. SMD 及DIP 零件文字框外緣距板邊L2 需≧100 mil.3 PCB I/O port 板邊的螺絲孔(精靈孔)PAD 至PCB 板邊, 不得有SMD 或DIP 零件(如右圖黃色區(qū)).PAD
上傳時間： 2014-12-24
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電容降壓的工作原理并不復(fù)雜。他的工作原理是利用電容在一定的交流信號頻率下產(chǎn)生的容抗來限制最大工作電流。例如,在50Hz的工頻條件下,一個1uF的電容所產(chǎn)生的容抗約為3180歐姆。當220V的交流電壓加在電容器的兩端,則流過電容的最大電流約為70mA。
上傳時間： 2014-01-01
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一直以來， 電子電路斷路器( E C B ) 都是由一個MOSFET、一個 MOSFET 控制器和一個電流檢測電阻器所組成的。
上傳時間： 2013-10-18
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經(jīng)由改變外部閘極電阻(gate resistors)或增加一個跨在汲極(drain)和源極(source)的小電容來調(diào)整MOSFET的di/dt和dv/dt，去觀察它們?nèi)绾螌MI產(chǎn)生影響。然後我們可了解到如何在效率和EMI之間取得平衡。我們拿一個有著單組輸出+12V/4.1A及初級側(cè)MOSFET AOTF11C60 (αMOSII/11A/600V/TO220F) 的50W電源轉(zhuǎn)接器(adapter)來做傳導(dǎo)性及輻射性EMI測試。
上傳時間： 2014-09-08
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