我采用XC4VSX35或XC4VLX25 FPGA來連接DDR2 SODIMM和元件。SODIMM內(nèi)存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設(shè)計目標(biāo)：當(dāng)客戶使用內(nèi)存條時，8片分立器件不焊接；當(dāng)使用直接貼片分立內(nèi)存顆粒時，SODIMM內(nèi)存條不安裝。請問專家：1、在設(shè)計中，先用Xilinx MIG工具生成DDR2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調(diào)換？ 2、對DDR2數(shù)據(jù)、地址和控制線路的匹配要注意些什么？通過兩只100歐的電阻分別連接到1.8V和GND進(jìn)行匹配 和 通過一只49.9歐的電阻連接到0.9V進(jìn)行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時，DDR2線路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時，那些參數(shù)必須要達(dá)到那些指標(biāo)DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM內(nèi)存條，能否降速使用？比如降速到DDR2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內(nèi)存顆粒，則物理上兩部分是連在一起的，若實際使用時，只安裝內(nèi)存條或只安裝8片內(nèi)存顆粒，是否會造成信號完成性的影響？若有影響，如何控制？ 6、SODIMM內(nèi)存條(max:4GB)能否和8片分立器件(max:4GB)組合同時使用，構(gòu)成一個(max:8GB)的DDR2單元？若能，則布線阻抗和FPGA的DCI如何控制？地址和控制線的TOP圖應(yīng)該怎樣？ 7、DDR2和FPGA（VREF pin）的參考電壓0.9V的實際工作電流有多大？工作時候，DDR2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時，也可能造成阻抗的不同。請教DDR2-667的SODIMM在8層板上的推進(jìn)疊層？
上傳時間： 2013-10-21
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第一步，拿到一塊PCB，首先在紙上記錄好所有元氣件的型號，參數(shù)，以及位置，尤其是二極管，三機(jī)管的方向，IC缺口的方向。最好用數(shù)碼相機(jī)拍兩張元氣件位置的照片。第二步，拆掉所有器件，并且將PAD孔里的錫去掉。用酒精將PCB清洗干凈，然后放入掃描儀內(nèi)，啟動POHTOSHOP，用彩色方式將絲印面掃入，并打印出來備用。第三步，用水紗紙將TOP LAYER 和BOTTOM LAYER兩層輕微打磨，打磨到銅膜發(fā)亮，放入掃描儀，啟動PHOTOSHOP，用彩色方式將兩層分別掃入。注意，PCB在掃描儀內(nèi)擺放一定要橫平樹直，否則掃描的圖象就無法使用。第四步，調(diào)整畫布的對比度，明暗度，使有銅膜的部分和沒有銅膜的部分對比強(qiáng)烈，然后將次圖轉(zhuǎn)為黑白色，檢查線條是否清晰，如果不清晰，則重復(fù)本步驟。如果清晰，將圖存為黑白BMP格式文件TOP.BMP和BOT.BMP。第五步，將兩個BMP格式的文件分別轉(zhuǎn)為PROTEL格式文件，在PROTEL中調(diào)入兩層，如過兩層的PAD和VIA的位置基本重合，表明前幾個步驟做的很好，如果有偏差，則重復(fù)第三步。第六，將TOP。BMP轉(zhuǎn)化為TOP。PCB，注意要轉(zhuǎn)化到SILK層，就是黃色的那層，然后你在TOP層描線就是了，并且根據(jù)第二步的圖紙放置器件。畫完后將SILK層刪掉。 第七步，將BOT。BMP轉(zhuǎn)化為BOT。PCB，注意要轉(zhuǎn)化到SILK層，就是黃色的那層，然后你在BOT層描線就是了。畫完后將SILK層刪掉。第八步，在PROTEL中將TOP。PCB和BOT。PCB調(diào)入，合為一個圖就OK了。第九步，用激光打印機(jī)將TOP LAYER， BOTTOM LAYER分別打印到透明膠片上（1：1的比例），把膠片放到那塊PCB上，比較一下是否有誤，如果沒錯，你就大功告成了。
上傳時間： 2013-11-24
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如今的開關(guān)穩(wěn)壓器和電源越來越緊湊，性能也日益強(qiáng)大，而越來越高的開關(guān)頻率是設(shè)計人員面臨的主要問題之一，正是它使得PCB的設(shè)計越來越困難。事實上，PCB版圖已經(jīng)成為區(qū)分好與差的開關(guān)電源設(shè)計的分水嶺。本文針對如何一次性創(chuàng)建優(yōu)秀PCB版圖提出一些建議。考慮一個將24V降為3.3V的3A開關(guān)穩(wěn)壓器。設(shè)計這樣一個10W穩(wěn)壓器初看起來不會太困難，設(shè)計人員可能很快就可以進(jìn)入實現(xiàn)階段。不過，讓我們看看在采用Webench等設(shè)計軟件后，實際會遇到哪些問題。如果我們輸入上述要求，Webench會從若干IC中選出“Simpler Switcher”系列中的LM25576(一款包括3A FET的42V輸入器件)。該芯片采用帶散熱墊的TSSOP-20封裝。Webench菜單中包括了對體積或效率的設(shè)計優(yōu)化。設(shè)計需要大容量的電感和電容，從而需要占用較大的PCB空間。Webench提供如表1的選擇。
標(biāo)簽： PCB 開關(guān)電源 版圖設(shè)計
上傳時間： 2013-10-08
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印刷電路板（PCB）設(shè)計解決方案市場和技術(shù)領(lǐng)軍企業(yè)Mentor Graphics（Mentor Graphics）宣布推出HyperLynx® PI（電源完整性）產(chǎn)品，滿足業(yè)內(nèi)高端設(shè)計者對于高性能電子產(chǎn)品的需求。HyperLynx PI產(chǎn)品不僅提供簡單易學(xué)、操作便捷，又精確的分析，讓團(tuán)隊成員能夠設(shè)計可行的電源供應(yīng)系統(tǒng)；同時縮短設(shè)計周期，減少原型生成、重復(fù)制造，也相應(yīng)降低產(chǎn)品成本。隨著當(dāng)今各種高性能/高密度/高腳數(shù)集成電路的出現(xiàn)，傳輸系統(tǒng)的設(shè)計越來越需要工程師與布局設(shè)計人員的緊密合作，以確保能夠透過眾多PCB電源與接地結(jié)構(gòu)，為IC提供純凈、充足的電力。配合先前推出的HyperLynx信號完整性（SI）分析和確認(rèn)產(chǎn)品組件，Mentor Graphics目前為用戶提供的高性能電子產(chǎn)品設(shè)計堪稱業(yè)內(nèi)最全面最具實用性的解決方案。“我們擁有非常高端的用戶，受到高性能集成電路多重電壓等級和電源要求的驅(qū)使，需要在一個單一的PCB中設(shè)計30余套電力供應(yīng)結(jié)構(gòu)。”Mentor Graphics副總裁兼系統(tǒng)設(shè)計事業(yè)部總經(jīng)理Henry Potts表示。“上述結(jié)構(gòu)的設(shè)計需要快速而準(zhǔn) 確的直流壓降(DC Power Drop)和電源雜訊(Power Noise)分析。擁有了精確的分析信息，電源與接地層結(jié)構(gòu)和解藕電容數(shù)(de-coupling capacitor number)以及位置都可以決定，得以避免過于保守的設(shè)計和高昂的產(chǎn)品成本。”
上傳時間： 2013-10-31
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數(shù)字與模擬電路設(shè)計技巧IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導(dǎo)體組件所構(gòu)成，雖然半導(dǎo)體組件高速、高頻化時會有EMI的困擾，不過為了充分發(fā)揮半導(dǎo)體組件應(yīng)有的性能，電路板設(shè)計與封裝技術(shù)仍具有決定性的影響。 模擬與數(shù)字技術(shù)的融合由于IC與LSI半導(dǎo)體本身的高速化，同時為了使機(jī)器達(dá)到正常動作的目的，因此技術(shù)上的跨越競爭越來越激烈。雖然構(gòu)成系統(tǒng)的電路未必有clock設(shè)計，但是毫無疑問的是系統(tǒng)的可靠度是建立在電子組件的選用、封裝技術(shù)、電路設(shè)計與成本，以及如何防止噪訊的產(chǎn)生與噪訊外漏等綜合考慮。機(jī)器小型化、高速化、多功能化使得低頻/高頻、大功率信號/小功率信號、高輸出阻抗/低輸出阻抗、大電流/小電流、模擬/數(shù)字電路，經(jīng)常出現(xiàn)在同一個高封裝密度電路板，設(shè)計者身處如此的環(huán)境必需面對前所未有的設(shè)計思維挑戰(zhàn)，例如高穩(wěn)定性電路與吵雜(noisy)性電路為鄰時，如果未將噪訊入侵高穩(wěn)定性電路的對策視為設(shè)計重點，事后反復(fù)的設(shè)計變更往往成為無解的夢魘。模擬電路與高速數(shù)字電路混合設(shè)計也是如此，假設(shè)微小模擬信號增幅后再將full scale 5V的模擬信號，利用10bit A/D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號，由于分割幅寬祇有4.9mV，因此要正確讀取該電壓level并非易事，結(jié)果造成10bit以上的A/D轉(zhuǎn)換器面臨無法順利運作的窘境。另一典型實例是使用示波器量測某數(shù)字電路基板兩點相隔10cm的ground電位，理論上ground電位應(yīng)該是零，然而實際上卻可觀測到4.9mV數(shù)倍甚至數(shù)十倍的脈沖噪訊(pulse noise)，如果該電位差是由模擬與數(shù)字混合電路的grand所造成的話，要測得4.9 mV的信號根本是不可能的事情，也就是說為了使模擬與數(shù)字混合電路順利動作，必需在封裝與電路設(shè)計有相對的對策，尤其是數(shù)字電路switching時，ground vance noise不會入侵analogue ground的防護(hù)對策，同時還需充分檢討各電路產(chǎn)生的電流回路(route)與電流大小，依此結(jié)果排除各種可能的干擾因素。以上介紹的實例都是設(shè)計模擬與數(shù)字混合電路時經(jīng)常遇到的瓶頸，如果是設(shè)計12bit以上A/D轉(zhuǎn)換器時，它的困難度會更加復(fù)雜。
標(biāo)簽： 數(shù)字 模擬電路 設(shè)計技巧
上傳時間： 2014-02-12
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我是專業(yè)做PCB的，在線路板災(zāi)個行業(yè)呆久了，看到了上百家公司設(shè)計的PCB板，各行各業(yè)的，如有空調(diào)的，液晶電視的，DVD的，數(shù)碼相框的，安防的等等，因此我從我所站的角度來說，就覺得有些PCB文件設(shè)計得好，有些PCB文件設(shè)計則不是那么理想，標(biāo)準(zhǔn)就是怎能么樣PCB廠的工程人員看得一目了然，而不產(chǎn)生誤解，導(dǎo)致做錯板子，下面我會從PCB的制作流程來說，說的不好，請各位多多包涵！1 制作要求對于板材 板厚 銅厚 工藝 阻焊/字符顏色等要求清晰。以上要求是制作一個板子的基礎(chǔ)，因此R&D工程師必須寫清晰，這個在我所接觸的客戶來看，格力是做得相對好的，每個文件的技術(shù)要求都寫得很清晰，哪怕就是平時我們認(rèn)為最正常的用綠色阻焊油墨白色字符都寫在技術(shù)要求有體現(xiàn)，而有些客戶則是能免則免，什么都不寫，就發(fā)給廠家打樣生產(chǎn)，特別是有些廠家有些特別的要求都沒有寫出來，導(dǎo)致廠家在收到郵件之后，第一件事情就是要咨詢這方面的要求，或者有些廠家最后做出來的不符要求。2 鉆孔方面的設(shè)計 最直接也是最大的問題，就是最小孔徑的設(shè)計，一般板內(nèi)的最小孔徑都是過孔的孔徑，這個是直接體現(xiàn)在成本上的，有些板的過孔明明可以設(shè)計為0.50MM的孔，即只放0.30MM，這樣成本就直接大幅上升，廠家成本高了，就會提高報價；另外就是過孔太多，有些DVD以及數(shù)碼相框上面的過孔真的是整板都放滿了，動不動就1000多孔，做過太多這方面的板，認(rèn)為正常應(yīng)該在500-600孔，當(dāng)然有人會說過孔多對板子的信號導(dǎo)通方面，以及散熱方面有好處，我認(rèn)為這就要取一個平衡，在控制這些方面的同時還要不會導(dǎo)致成本上升，我在這里可以說個例子：我們公司有個客戶是深圳做DVD的，量很大，在最開始合作的時候也是以上這種情況，后來成本對雙方來說，實在是個大問題，經(jīng)過與 R&D溝通，將過孔的孔徑盡量加大，刪除大銅皮上的部分過孔，像主IC中間的散熱孔用4個3.00MM的孔代替， 這樣一來,鉆孔的費用就降低了，一平方就可以降幾十塊錢的鉆孔費，對于雙方來說達(dá)到了雙贏；另外就是一些槽孔，比如說1.00MM X 1.20MM的超短槽孔，對于廠家來說，真的是非常之難做，第一很難控制公差，第二鉆也來的槽也不是直的，有些彎曲，以前我們也做過部分這樣的板子，結(jié)果幾毛錢人民幣的板，由于槽孔不合格，扣款1美金/塊，我們也與客戶溝通過這方面的問題，后來就直接改用1.20MM的圓孔。
標(biāo)簽： PCB
上傳時間： 2015-01-02
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本文將接續(xù)介紹電源與功率電路基板，以及數(shù)字電路基板導(dǎo)線設(shè)計。寬帶與高頻電路基板導(dǎo)線設(shè)計a.輸入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器電路基板圖26 是由FET 輸入的高速OP 增幅器OPA656 構(gòu)成的高輸入阻抗OP 增幅電路，它的gain取決于R1、R2，本電路圖的電路定數(shù)為2 倍。此外為改善平滑性特別追加設(shè)置可以加大噪訊gain，抑制gain-頻率特性高頻領(lǐng)域時峰值的R3。圖26 高輸入阻抗的寬帶OP增幅電路圖27 是高輸入阻抗OP 增幅器的電路基板圖案。降低高速OP 增幅器反相輸入端子與接地之間的浮游容量非常重要，所以本電路的浮游容量設(shè)計目標(biāo)低于0.5pF。如果上述部位附著大浮游容量的話，會成為高頻領(lǐng)域的頻率特性產(chǎn)生峰值的原因，嚴(yán)重時頻率甚至?xí)驗閒eedback 阻抗與浮游容量，造成feedback 信號的位相延遲，最后導(dǎo)致頻率特性產(chǎn)生波動現(xiàn)象。此外高輸入阻抗OP 增幅器輸入部位的浮游容量也逐漸成為問題，圖27 的電路基板圖案的非反相輸入端子部位無full ground設(shè)計，如果有外部噪訊干擾之虞時，接地可設(shè)計成網(wǎng)格狀(mesh)。圖28 是根據(jù)圖26 制成的OP 增幅器Gain－頻率特性測試結(jié)果，由圖可知即使接近50MHz頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。
標(biāo)簽： PCB
上傳時間： 2013-11-09
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磁芯電感器的諧波失真分析 摘 要：簡述了改進(jìn)鐵氧體軟磁材料比損耗系數(shù)和磁滯常數(shù)ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數(shù)對諧波測量的影響，提出了磁心性能的調(diào)控方向。 關(guān)鍵詞：比損耗系數(shù)， 磁滯常數(shù)ηB ，直流偏置特性DC-Bias，總諧波失真THD Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033 Abstract: Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward. Key words: ratio loss coefficient，hysteresis constant，DC-Bias，THD 近年來，變壓器生產(chǎn)廠家和軟磁鐵氧體生產(chǎn)廠家，在電感器和變壓器產(chǎn)品的總諧波失真指標(biāo)控制上，進(jìn)行了深入的探討和廣泛的合作，逐步弄清了一些似是而非的問題。從工藝技術(shù)上采取了不少有效措施，促進(jìn)了質(zhì)量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。 一、 歷史回顧 總諧波失真（Total harmonic distortion） ，簡稱THD，并不是什么新的概念，早在幾十年前的載波通信技術(shù)中就已有嚴(yán)格要求<1>。1978年郵電部公布的標(biāo)準(zhǔn)YD/Z17－78“載波用鐵氧體罐形磁心”中，規(guī)定了高μQ材料制作的無中心柱配對罐形磁心詳細(xì)的測試電路和方法。如圖一電路所示，利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產(chǎn)生的非線性失真。這種相對比較的實用方法，專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報、電話設(shè)備的遙測振蕩器和線路放大器系統(tǒng)，其非線性失真有很嚴(yán)格的要求。 圖中 ZD —— QF867 型阻容式載頻振蕩器，輸出阻抗 150Ω， Ld47 —— 47KHz 低通濾波器，阻抗 150Ω，阻帶衰耗大于61dB， Lg88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB Ld88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB FD —— 30～50KHz 放大器， 阻抗 150Ω， 增益不小于 43 dB，三次諧波衰耗b3(0)≥91 dB, DP —— Qp373 選頻電平表，輸入高阻抗， L ——被測無心罐形磁心及線圈， C ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時，所配用線圈應(yīng)用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝， （線架為一格） ， 其空心電感值為 318μH（誤差1％） 被測磁心配對安裝好后，先調(diào)節(jié)振蕩器頻率為 36.6～40KHz， 使輸出電平值為+17.4 dB， 即選頻表在 22′端子測得的主波電平 （P2）為+17.4 dB，然后在33′端子處測得輸出的三次諧波電平（P3）， 則三次諧波衰耗值為：b3(+2)= P2+S+ P3 式中：S 為放大器增益dB 從以往的資料引證， 就可以發(fā)現(xiàn)諧波失真的測量是一項很精細(xì)的工作，其中測量系統(tǒng)的高、低通濾波器，信號源和放大器本身的三次諧波衰耗控制很嚴(yán)，阻抗必須匹配，薄膜電容器的非線性也有相應(yīng)要求。濾波器的電感全由不帶任何磁介質(zhì)的大空心線圈繞成，以保證本身的“潔凈” ，不至于造成對磁心分選的誤判。 為了滿足多路通信整機(jī)的小型化和穩(wěn)定性要求， 必須生產(chǎn)低損耗高穩(wěn)定磁心。上世紀(jì) 70 年代初，1409 所和四機(jī)部、郵電部各廠，從工藝上改變了推板空氣窯燒結(jié)，出窯后經(jīng)真空罐冷卻的落后方式，改用真空爐，并控制燒結(jié)、冷卻氣氛。技術(shù)上采用共沉淀法攻關(guān)試制出了μQ乘積 60 萬和 100 萬的低損耗高穩(wěn)定材料，在此基礎(chǔ)上，還實現(xiàn)了高μ7000～10000材料的突破，從而大大縮短了與國外企業(yè)的技術(shù)差異。當(dāng)時正處于通信技術(shù)由FDM（頻率劃分調(diào)制）向PCM（脈沖編碼調(diào)制） 轉(zhuǎn)換時期， 日本人明石雅夫發(fā)表了μQ乘積125 萬為 0.8×10 ，100KHz）的超優(yōu)鐵氧體材料<3>，其磁滯系數(shù)降為優(yōu)鐵
上傳時間： 2013-12-15
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-11-17
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LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術(shù)語解釋(TERMS)......... 2 2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2 3. 基準(zhǔn)點 (光學(xué)點) -for SMD:........... 4 4. 標(biāo)記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項 (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設(shè)計............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時間： 2013-10-29
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