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集成方法

  • modelsim使用的簡單的方法

    modelsim使用的簡單的方法

    標(biāo)簽： modelsim

    上傳時(shí)間： 2014-01-10

    上傳用戶：龍飛艇

  • Stratix V FPGA 28 nm創(chuàng)新技術(shù)超越摩爾定律

    　　本白皮書介紹 Stratix V FPGA 是怎樣幫助用戶提高帶寬同時(shí)保持其成本和功耗預(yù)算不變。在工藝方法基礎(chǔ)上，Altera 利用 FPGA 創(chuàng)新技術(shù)超越了摩爾定律，滿足更大的帶寬要求，以及成本和功耗預(yù)算。Altera Stratix ® V FPGA 通過 28-Gbps 高功效收發(fā)器突破了帶寬限制，支持用戶使用嵌入式 HardCopy ®模塊將更多的設(shè)計(jì)集成到單片F(xiàn)PGA中，部分重新配置功能還提高了靈活性。

    標(biāo)簽： Stratix FPGA 28 創(chuàng)新技術(shù)

    上傳時(shí)間： 2013-10-30

    上傳用戶：luke5347

  • QuartusII9.0破解器和破解方法

    QuartusII9.0破解器和破解方法

    標(biāo)簽： QuartusII 9.0 破解

    上傳時(shí)間： 2013-11-23

    上傳用戶：狗日的日子

  • 用veriloghdl進(jìn)行fpga設(shè)計(jì)的一些基本方法

    veriloghdl進(jìn)行fpga設(shè)計(jì)的一些基本方法，對初學(xué)者很有幫助

    標(biāo)簽： veriloghdl fpga

    上傳時(shí)間： 2013-11-17

    上傳用戶：muhongqing

  • 基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計(jì)

    基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計(jì)

    標(biāo)簽： FPGA DDS 優(yōu)化設(shè)計(jì)

    上傳時(shí)間： 2014-12-28

    上傳用戶：lmeeworm

  • 基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法

    基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法

    標(biāo)簽： FPGA 小數(shù)分頻 實(shí)現(xiàn)方法

    上傳時(shí)間： 2013-10-11

    上傳用戶：jiangxiansheng

  • 基于FPGA的全新數(shù)字化PCM中頻解調(diào)器設(shè)計(jì)

    為了對中頻PCM信號進(jìn)行直接解調(diào)，提出一種全新的數(shù)字化PCM中頻解調(diào)器的設(shè)計(jì)方法。在實(shí)現(xiàn)過程中，采用大規(guī)模的FPGA芯片對位幀同步器進(jìn)行了融合，便于設(shè)備的集成化和小型化。這種新型的中頻解調(diào)器比傳統(tǒng)的基帶解調(diào)器具有硬件成本低和誤碼率低等優(yōu)點(diǎn)。

    標(biāo)簽： FPGA PCM 數(shù)字化 中頻

    上傳時(shí)間： 2013-12-17

    上傳用戶：ddddddos

  • DC邏輯綜合

    芯片綜合的過程：芯片的規(guī)格說明，芯片設(shè)計(jì)的劃分，預(yù)布局，RTL 邏輯單元的綜合，各邏輯單元的集成，測試，布局規(guī)劃，布局布線，最終驗(yàn)證等步驟。設(shè)計(jì)流程與思想概述：一個(gè)設(shè)計(jì)從市場需求到實(shí)際應(yīng)用需要運(yùn)用工程的概念和方法加以實(shí)現(xiàn)，這需要工程人員遵循一定的規(guī)則按一定的設(shè)計(jì)步驟進(jìn)行操作。

    標(biāo)簽： 邏輯

    上傳時(shí)間： 2013-11-24

    上傳用戶：wangyi39

  • Xilinx FPGA全局時(shí)鐘資源的使用方法

    目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對時(shí)鐘的周期、占空比、延時(shí)和抖動提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。  

    標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源

    上傳時(shí)間： 2014-01-01

    上傳用戶：maqianfeng

  • 在FPGA中基于信元的FIFO設(shè)計(jì)方法實(shí)戰(zhàn)方法

    　　設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對性變差，某些情況下會變得不方便或者將增加硬件成本。此時(shí)，需要進(jìn)行自行FIFO設(shè)計(jì)。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長包的處理。

    標(biāo)簽： FPGA FIFO 信元 設(shè)計(jì)方法

    上傳時(shí)間： 2014-01-13

    上傳用戶：mengmeng444425

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