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集成算法

智能人臉識別算法及其FPGA的實(shí)現(xiàn).rar

人臉自動識別技術(shù)是模式識別、圖像處理等學(xué)科的一個最熱門研究課題之一。隨著社會的發(fā)展,各方面對快速有效的自動身份驗(yàn)證的要求日益迫切，而人臉識別技術(shù)作為各種生物識別技術(shù)中最重要的方法之一，已經(jīng)越來越多的受到重視。對于具有實(shí)時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。本文詳細(xì)分析了智能人臉識別算法原理，發(fā)展概況和前景，包括人臉檢測算法，人眼定位算法，預(yù)處理算法，PCA和ICA 算法，詳細(xì)分析了項(xiàng)目情況，系統(tǒng)劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴(yán)格按照FPGA代碼風(fēng)格進(jìn)行了RTL 硬件建模，并對C++算法進(jìn)行了優(yōu)化處理，通過仿真與軟件算法結(jié)果進(jìn)行比對，評估誤差，最后在VirtexII Pro FPGA 上進(jìn)行了綜合實(shí)現(xiàn)。主要研究內(nèi)容如下：首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進(jìn)行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進(jìn)行了研究和調(diào)試，對Coreconnect的OPB總線仲裁機(jī)理進(jìn)行了兩種算法的比較，RTL 設(shè)計(jì)，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進(jìn)行同步比較測試，使每步算法對應(yīng)正確的結(jié)果。對軟硬件平臺的合理使用使得在項(xiàng)目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設(shè)計(jì)和調(diào)試進(jìn)度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預(yù)處理，識別算法分別進(jìn)行了比較研究，選取其中各自性能最好的一種算法對其原理進(jìn)行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因?yàn)樗哂锌焖?，?zhǔn)確，弱時實(shí)的特點(diǎn)。預(yù)處理算法采用直方圖均衡加平滑的算法，簡單，高效。識別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對人臉識別的影響。最后，使用Verilog HDL 硬件描述語言進(jìn)行算法的RTL 建模，在C++算法的基礎(chǔ)上，保證原來效果的前提下，根據(jù)FPGA 硬件特點(diǎn)對算法進(jìn)行了優(yōu)化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預(yù)處理算法在C++算法的基礎(chǔ)上進(jìn)行了優(yōu)化，最大的減少了運(yùn)算量，提高了運(yùn)算速度，16 位計(jì)算器模塊使得在算法實(shí)現(xiàn)時可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設(shè)計(jì)的模塊之間選擇性能更好的一個來調(diào)用，F(xiàn)IFO的設(shè)計(jì)提供同步和異步時鐘域的數(shù)據(jù)緩存。設(shè)計(jì)在ISE和VC++軟件平臺同時進(jìn)行，隨時對verilog和C++數(shù)據(jù)進(jìn)行監(jiān)測和比對。全部設(shè)計(jì)模塊通過仿真，達(dá)到預(yù)定的性能要求，并在FPGA 上綜合實(shí)現(xiàn)。

標(biāo)簽： FPGA 人臉識別算法

上傳時間： 2013-07-13

上傳用戶：李夢晗
基于FPGA的快速路由查找算法研究及實(shí)現(xiàn).rar

現(xiàn)代通信朝著全網(wǎng)IP化的進(jìn)程逐步發(fā)展，越來越多的通信需要IP路由查找；同時光纖技術(shù)的發(fā)展，使得比特速率達(dá)到了20Gbps，路由技術(shù)成了整個通信系統(tǒng)的瓶頸，迫切需要一種具有高查找性能，低成本的路由算法，能夠適應(yīng)大規(guī)模應(yīng)用。本文研究了一種高性能、低成本的路由算法。在四分支并行路由查找算法的基礎(chǔ)上，實(shí)現(xiàn)了雙分支并行，每個分支流水查找的16-8-8路由算法。該算法由三級表構(gòu)成，長度小于16的前綴通過擴(kuò)展成為長度16的前綴存儲在第一級表中；長度小于24位的前綴通過擴(kuò)展成為長度24的前綴存儲在前兩級表中；長度大于24的前綴則通過專門的存儲空間進(jìn)行存儲。將IP路由的二維查找轉(zhuǎn)化為一維精確查找，每次查找最多訪問存儲器3次，就可以查得下一跳的路由信息。使用Verilog語言實(shí)現(xiàn)了本文提出的算法，并對算法進(jìn)行了功能仿真。為了實(shí)現(xiàn)低成本，該算法采用了FPGA和SSRAM的硬件結(jié)構(gòu)實(shí)現(xiàn)。功能仿真表明本文設(shè)計(jì)的算法查找速度能適應(yīng)20Gbps的接口轉(zhuǎn)發(fā)速率。

標(biāo)簽： FPGA 路由查找算法

上傳時間： 2013-04-24

上傳用戶：金宜
圖像縮放算法的研究與FPGA設(shè)計(jì).rar

Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計(jì)方法，給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計(jì)算進(jìn)行分析和簡化，降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于：行列縮放可以同時進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計(jì)。此外，本文還介紹了其他輔助模塊的設(shè)計(jì)，包括DVI接口信號處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號檢測與時序?yàn)V波模塊。本設(shè)計(jì)使用Verilog HDL對各模塊進(jìn)行了RTL級描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來進(jìn)行驗(yàn)證。通過邏輯驗(yàn)證和系統(tǒng)仿真，證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。

標(biāo)簽： FPGA 圖像法的研究

上傳時間： 2013-05-30

上傳用戶：xiaowei314
基于FPGA的電子式互感器校驗(yàn)儀的研究.rar

互感器是電力系統(tǒng)中電能計(jì)量和繼電保護(hù)中的重要設(shè)備，其精度和可靠性與電力系統(tǒng)的安全性、可靠性和經(jīng)濟(jì)運(yùn)行密切相關(guān)。隨著電力工業(yè)的發(fā)展，傳統(tǒng)的電磁式互感器已經(jīng)暴露出一系列的缺陷，電子式互感器能很好的解決電磁式互感器的缺點(diǎn)，電子式互感器逐步替代電磁式互感器代表著電力工業(yè)的發(fā)展方向。目前，國產(chǎn)的互感器校驗(yàn)儀主要是電磁式互感器校驗(yàn)儀，電子式互感器校驗(yàn)儀依賴于進(jìn)口。電子式互感器的發(fā)展，使得電子式互感器校驗(yàn)儀的研制勢在必行。本課題依據(jù)國際標(biāo)準(zhǔn)IEC60044-7、IEC60044-8和國內(nèi)標(biāo)準(zhǔn)GB20840[1].7-2007、GB20840[1].8-2007，設(shè)計(jì)了電子式互感器檢驗(yàn)儀。該校驗(yàn)儀采用直接法對電子式互感器進(jìn)行校驗(yàn)，即同時測試待校驗(yàn)電子式互感器和標(biāo)準(zhǔn)電磁式互感器二次側(cè)的輸出信號，比較兩路信號的參數(shù)，根據(jù)比較結(jié)果完成電子式互感器的校驗(yàn)工作。論文首先介紹了電子式互感器結(jié)構(gòu)及輸出數(shù)字信號的特征，然后詳細(xì)論述了電子式互感器校驗(yàn)儀的硬件及軟件設(shè)計(jì)方法。硬件主要采用FPGA技術(shù)設(shè)計(jì)以太網(wǎng)控制器RTL8019的控制電路，以實(shí)現(xiàn)電子式互感器信號的遠(yuǎn)程接收，同時設(shè)計(jì)A/D芯片MAX125的控制電路，以實(shí)現(xiàn)標(biāo)準(zhǔn)電磁式互感器模擬輸出的數(shù)字化。軟件主要采用FPGA的SOPC技術(shù)，研制了MAX125和RTL8019的IP核，在NiosIIIDE集成開發(fā)環(huán)境下，完成對硬件電路的底層控制，運(yùn)用準(zhǔn)同步算法和DFT算法開發(fā)應(yīng)用程序?qū)崿F(xiàn)對數(shù)字信號的處理。最終完成電子式互感器校驗(yàn)儀的設(shè)計(jì)。最后進(jìn)行了相關(guān)的實(shí)驗(yàn)，所研制的電子式互感器校驗(yàn)儀對0.5準(zhǔn)確級的電子式電壓互感器和0.5準(zhǔn)確級電子式電流互感器分別進(jìn)行了校驗(yàn)，對其額定負(fù)荷的20％、100％、120％點(diǎn)做為測量點(diǎn)進(jìn)行測量。經(jīng)過對實(shí)驗(yàn)數(shù)據(jù)的處理分析可知，校驗(yàn)儀對電子式互感器的校驗(yàn)精度滿足0.5％的比差誤差和20’的相位差。本課題的研究為電子式互感器校驗(yàn)儀的研制工作提供了理論和實(shí)踐依據(jù)。

標(biāo)簽： FPGA 電子式互感器校驗(yàn)儀

上傳時間： 2013-04-24

上傳用戶：569342831
基于FPGA的糧倉溫濕度模糊監(jiān)控系統(tǒng).rar

溫濕度是影響糧食儲藏的重要參數(shù)，兩者之間是相互關(guān)聯(lián)的，溫濕度控制不好必然引起糧食發(fā)熱和霉變，且極易產(chǎn)生連鎖反應(yīng)，從而造成難以挽回的損失。溫濕度的控制直接影響到糧食存儲系統(tǒng)的性能。岡此，糧食溫濕度測控技術(shù)在農(nóng)業(yè)上的應(yīng)用是十分重要的。本文研究基于FPGA的糧倉溫濕度監(jiān)制系統(tǒng)。設(shè)計(jì)了基于FPGA的糧倉溫濕度監(jiān)控系統(tǒng)，該系統(tǒng)主要由溫濕度傳感器、控制電路、單片機(jī)和上位機(jī)構(gòu)成。單片機(jī)主要完成溫度數(shù)據(jù)的采集和上位機(jī)的通訊；控制電路基于FPGA進(jìn)行設(shè)計(jì)，主要負(fù)責(zé)采集濕度信息，計(jì)算溫濕度偏差及其變化率，通過調(diào)用模糊控制算法對溫濕度進(jìn)行模糊控制，單片機(jī)通過RS485總線和上位機(jī)進(jìn)行串口通信，使上位機(jī)能夠?qū)崟r記錄，顯示溫濕度變化值和控制過程曲線。該系統(tǒng)實(shí)現(xiàn)了糧倉內(nèi)溫濕度的實(shí)時監(jiān)測，使管理人員可以實(shí)時掌控糧倉內(nèi)的溫濕度情況。采用FPGA設(shè)計(jì)控制電路簡化了系統(tǒng)的組成和外圍數(shù)字電路，易于系統(tǒng)擴(kuò)展和升級，內(nèi)部集成了信號處理、控制、檢測電路，減少了系統(tǒng)的體積，縮短了開發(fā)周期，大大增強(qiáng)了系統(tǒng)的可靠性；配合功率驅(qū)動、電源等外圍電路，完成信號采集、處理和控制等功能，節(jié)省了開發(fā)成本，使糧倉溫濕度控制系統(tǒng)更加集成化。這也恰恰更加符合當(dāng)今電子產(chǎn)品高精度，集成化的要求。系統(tǒng)采用直接輸出數(shù)字量的DS1820溫度傳感器和濕度傳感器HS1101并將HS1101與555定時器組成振蕩電路，其輸出為頻率脈沖信號，與濕度值成線性關(guān)系，該頻率脈沖信號可直接送入FPGA進(jìn)行計(jì)數(shù)，這樣溫濕度傳感器輸出的信號都沒有經(jīng)過放大、A/D轉(zhuǎn)換，進(jìn)一步減少了測量誤差?？刂齐娐凡捎昧薞HDL硬件描述語言進(jìn)行編寫。本裝置已作出實(shí)樣，通過了調(diào)試，已達(dá)到預(yù)期效果。

標(biāo)簽： FPGA 溫濕度模糊

上傳時間： 2013-06-16

上傳用戶：731140412
基于FPGA的加密算法的研究與實(shí)現(xiàn).rar

在幾乎所有現(xiàn)代通訊和計(jì)算機(jī)網(wǎng)絡(luò)領(lǐng)域中，安全問題都起著非常重要的作用。隨著網(wǎng)絡(luò)應(yīng)用的迅速發(fā)展，對安全的要求也逐漸加強(qiáng)。目前影響最大的三類公鑰密碼是RSA公鑰密碼、EIGamal公鑰密碼和橢圓曲線公鑰密碼。但超橢圓曲線密碼是比橢圓曲線密碼更難攻破的密碼體制，且可以在更小的基域上達(dá)到與橢圓曲線密碼相同的安全程度。雖然超橢圓曲線密碼體制在理論上已經(jīng)基本成熟，但由于它的計(jì)算復(fù)雜性大，所以在具體實(shí)現(xiàn)上還需要進(jìn)一步研究。實(shí)現(xiàn)超橢圓曲線密碼系統(tǒng)，對于增強(qiáng)信息系統(tǒng)的安全性和研究更高強(qiáng)度的加密系統(tǒng)都有著重要的理論意義和較高的應(yīng)用價值，相信超橢圓曲線密碼系統(tǒng)將會有更好的應(yīng)用前景。對于密碼系統(tǒng)，我們希望它占用的空間更少，實(shí)現(xiàn)的時間更短，安全性更高。論文研究超橢圓曲線密碼中的加密算法，對主要算法進(jìn)行實(shí)現(xiàn)比較并提出軟硬協(xié)調(diào)思想實(shí)現(xiàn)超橢圓曲線密碼系統(tǒng)就是為了達(dá)到這個目標(biāo)。論文先介紹了超橢圓曲線密碼系統(tǒng)中有限域上的兩個核心運(yùn)算——有限域乘法運(yùn)算和有限域求逆運(yùn)算。對有限域乘法運(yùn)算的全串行算法和串并混合算法在FPGA上用VHDL語言進(jìn)行了實(shí)現(xiàn)，并對它們的結(jié)果進(jìn)行對比，重點(diǎn)在于對并行度不同的串并混合算法進(jìn)行實(shí)現(xiàn)比較，找到面積和速度的最佳結(jié)合點(diǎn)。通過對算法的實(shí)現(xiàn)和比較，發(fā)現(xiàn)理論上面積和速度協(xié)調(diào)性較好的8位串并混合算法在實(shí)際中協(xié)調(diào)性并不是很好，最終得出結(jié)論，在所做實(shí)驗(yàn)的四種情況中，面積和速度協(xié)調(diào)性較好的算法是4位串并混合算法。隨后論文對有限域求逆運(yùn)算的三種算法在FPGA上用VHDL語言進(jìn)行實(shí)現(xiàn)比較，找到單獨(dú)實(shí)現(xiàn)有限域求逆運(yùn)算較好的算法(MIMA域求逆算法)和可以與域乘法運(yùn)算相結(jié)合的算法(使用域乘法求逆的算法)，為軟硬協(xié)調(diào)實(shí)現(xiàn)超橢圓曲線系統(tǒng)思想的提出打下基礎(chǔ)。論文然后提出了軟硬協(xié)調(diào)的方法實(shí)現(xiàn)超橢圓曲線系統(tǒng)的思想，并對整個系統(tǒng)進(jìn)行了軟硬件部分的劃分。通過分析，將標(biāo)量乘算法，除子算法和多項(xiàng)式環(huán)算法劃分到軟件部分，并對其中的標(biāo)量乘運(yùn)算進(jìn)行了詳細(xì)的分析介紹，將有限域算法歸于硬件部分并對其進(jìn)行了簡單描述。在最后對全文進(jìn)行總結(jié)，提出進(jìn)一步需要開展的工作。

標(biāo)簽： FPGA 加密法的研究

上傳時間： 2013-04-24

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LDPC編碼算法研究及其FPGA實(shí)現(xiàn).rar

LDPC(Low Density Parity Check)碼是一類可以用非常稀疏的校驗(yàn)矩陣或二分圖定義的線性分組糾錯碼，最初由Gallager發(fā)現(xiàn)，故亦稱Gallager碼.它和著名Turbo碼相似，具有逼近香農(nóng)限的性能，幾乎適用于所有信道，因此成為近年來信道編碼界研究的熱點(diǎn)。 LDPC碼的奇偶校驗(yàn)矩陣呈現(xiàn)稀疏性，其譯碼復(fù)雜度與碼長成線性關(guān)系，克服了分組碼在長碼長時所面臨的巨大譯碼計(jì)算復(fù)雜度問題，使長編碼分組的應(yīng)用成為可能。而且由于校驗(yàn)矩陣的稀疏特性，在長的編碼分組時，相距很遠(yuǎn)的信息比特參與統(tǒng)一校驗(yàn)，這使得連續(xù)的突發(fā)差錯對譯碼的影響不大，編碼本身就具有抗突發(fā)差錯的特性。本文首先介紹了LDPC碼的基本概念和基本原理，其次，具體介紹了LDPC碼的構(gòu)造和各種編碼算法及其生成矩陣的產(chǎn)生方法，特別是準(zhǔn)循環(huán)LDPC碼的構(gòu)造以及RU算法、貪婪算法，并在此基礎(chǔ)上采用貪婪算法對RU算法進(jìn)行了改進(jìn)。最后，選用Altera公司的Stratix系列FPGA器件EPls25F67217，實(shí)現(xiàn)了碼長為504的基于RU算法的LDPC編碼器。在設(shè)計(jì)過程中，為節(jié)省資源、提高速度，在向量存儲時采用稀疏矩陣技術(shù)，在向量相加時采用通過奇校驗(yàn)直接判定結(jié)果的方法，在向量乘法中，采用了前向迭代方法，避開了復(fù)雜的矩陣求逆運(yùn)算。結(jié)果表明，該編碼器只占用約10％的邏輯單元，約5％的存儲單元，時鐘頻率達(dá)到120MHz，數(shù)據(jù)吞吐率達(dá)到33Mb/s，功能上也滿足編碼器的要求。

標(biāo)簽： LDPC FPGA 編碼

上傳時間： 2013-06-09

上傳用戶：66wji
衛(wèi)星導(dǎo)航接收機(jī)中長碼直捕算法研究與FPGA實(shí)現(xiàn).rar

衛(wèi)星導(dǎo)航定位系統(tǒng)可以為公路、鐵路、空中和海上的交通運(yùn)輸工具提供導(dǎo)航定位服務(wù)。它能夠軍民兩用，戰(zhàn)略作用與商業(yè)利益并舉。只要持有便攜式接收機(jī)，則無論身處陸地、海上還是空中，都能收到衛(wèi)星發(fā)出的特定信號。接收機(jī)選取至少四顆衛(wèi)星發(fā)出的信號進(jìn)行分析，就能確定接收機(jī)持有者的位置。 GPS導(dǎo)航定位接收機(jī)的理論基礎(chǔ)即是擴(kuò)頻通信理論，擴(kuò)頻通信技術(shù)與常規(guī)的通信技術(shù)相比，具有低截獲率，強(qiáng)抗噪聲，抗干擾性，具有信息隱蔽和多址通信等特點(diǎn)，目前己從軍事領(lǐng)域向民用領(lǐng)域迅速發(fā)展，成為進(jìn)入信息時代的高新技術(shù)通信傳輸方式之一。擴(kuò)頻通信技術(shù)中，最常見的是直接序列擴(kuò)頻通信(DSSS)系統(tǒng)，本文所研究的就是這一類系統(tǒng)。目前在衛(wèi)星信號的捕獲上一般使用兩種方法：順序捕獲方法(時域法，基于大規(guī)模并行相關(guān)器)和并行捕獲方法(頻域法，基于FFT)。本文在第二章分別分析了現(xiàn)有順序捕獲和并行捕獲技術(shù)的原理，并給出了它們的優(yōu)缺點(diǎn)。本文第三章對長碼的直接捕獲進(jìn)行了深入的研究，基于對國內(nèi)外相關(guān)文獻(xiàn)中長碼直捕方法的分析與對比，并且結(jié)合在實(shí)際過程中硬件資源需求的考慮，應(yīng)用了基于分段補(bǔ)零循環(huán)相關(guān)和FFT搜索頻偏的直捕方法。此方法大大減少了計(jì)算量，加快了信號捕獲的速度。本方法利用FFT實(shí)現(xiàn)接收信號與本地長碼的并行相關(guān)，同時完成頻偏的搜索，將傳統(tǒng)的二維搜索轉(zhuǎn)換為并行的一維搜索，從而能快速實(shí)現(xiàn)長碼捕獲。 GPS信號十分微弱，靈敏度低，在戰(zhàn)場環(huán)境下，GPS接收機(jī)會面臨各種人為的干擾。如何從復(fù)雜的干擾信號中實(shí)現(xiàn)對GPS信號的捕獲，即抗干擾技術(shù)的研究，是GPS也是本文研究一個的方面。第四章即研究了GPS接收機(jī)干擾抑制算法，在強(qiáng)干擾環(huán)境下，需要借助信號處理技術(shù)在不增加信號帶寬的條件下提高系統(tǒng)的抗干擾能力，以保證后續(xù)捕獲跟蹤模塊有充足的處理增益。本文在第五章給出了GPS接收機(jī)長碼捕獲以及干擾抑制的FPGA實(shí)現(xiàn)方案，并對各主要子模塊進(jìn)行了詳細(xì)地分析。基本型接收機(jī)中長碼捕獲采用頻域方法，選用Altera StratixⅡ EP2S180芯片實(shí)現(xiàn)；抗干擾型接收機(jī)中選用Xilinx xc4vlx100芯片。實(shí)現(xiàn)了各模塊的單獨(dú)測試和整個系統(tǒng)的聯(lián)調(diào)，通過聯(lián)調(diào)驗(yàn)證，本文提出的長碼直接捕獲方法正確、可行。本文提出的長碼直捕方法可以在不需要C/A碼輔助捕獲下完成對長碼的直接捕獲，可以應(yīng)用于GPS接收機(jī)，監(jiān)測站接收機(jī)的同步等，對我國自主研發(fā)導(dǎo)航定位接收機(jī)也有重大的現(xiàn)實(shí)及經(jīng)濟(jì)意義。

標(biāo)簽： FPGA 衛(wèi)星導(dǎo)航接收機(jī)

上傳時間： 2013-06-18

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Adaboost算法的VLSI設(shè)計(jì)研究和FPGA實(shí)現(xiàn).rar

隨著計(jì)算機(jī)科學(xué)在人機(jī)交互領(lǐng)域的極大發(fā)展，作為人臉信息處理中的一項(xiàng)關(guān)鍵技術(shù)，人臉檢測現(xiàn)在已經(jīng)成為模式識別，計(jì)算機(jī)視覺和人機(jī)交互領(lǐng)域不可缺少的一部分。但是，人臉檢測算法存在計(jì)算量大、速度慢等缺點(diǎn)。軟件實(shí)現(xiàn)方式無法達(dá)到實(shí)時處理要求，而現(xiàn)有的硬件實(shí)現(xiàn)需要占用大量硬件資源。本文針對現(xiàn)有人臉檢測硬件實(shí)現(xiàn)的缺點(diǎn)，通過對Adaboost算法和現(xiàn)有硬件結(jié)構(gòu)的分析，提出了雙流水線硬件檢測架構(gòu)：掃描窗口流水線、特征向量流水線。并在Vertex-II Pro FPGA平臺驗(yàn)證成功，達(dá)到實(shí)時檢測的標(biāo)準(zhǔn)。具體工作和創(chuàng)新點(diǎn)包括如下幾點(diǎn)：介紹了人臉檢測的原理以及人臉檢測經(jīng)典算法。其中，詳細(xì)介紹了Adaboost算法。對現(xiàn)有的結(jié)構(gòu)進(jìn)行詳細(xì)分析。指出現(xiàn)有各架構(gòu)的缺點(diǎn)，即資源占用多，檢測速度慢。針對這兩個問題，本文提出了一個適合嵌入式應(yīng)用的掃描窗口、特征向量雙流水線檢測硬件架構(gòu)，詳細(xì)說明了該架構(gòu)的工作原理，并在該架構(gòu)基礎(chǔ)上，通過加入預(yù)測加載技術(shù)，進(jìn)一步提高檢測速度。隨后，采用存儲器訪問效率，架構(gòu)內(nèi)部存儲單元大小，檢測時間長短，運(yùn)算單元數(shù)量四個標(biāo)準(zhǔn)，詳細(xì)比較了新架構(gòu)和現(xiàn)有架構(gòu)的差別，顯示出新架構(gòu)的優(yōu)勢。基于提出的架構(gòu)，給出了Adaboost人臉檢測系統(tǒng)的VLSI實(shí)現(xiàn)方案。本文中，采用自頂向下的設(shè)計(jì)方法將人臉檢測系統(tǒng)分成若干個子模塊，然后對每個子模塊進(jìn)行詳細(xì)的設(shè)計(jì)和說明，給出了每個子模塊的硬件架構(gòu)、狀態(tài)轉(zhuǎn)換以及verilog實(shí)現(xiàn)后的仿真波形。采用Xilinx公司的VII Pro FPGA開發(fā)板完成人臉檢測系統(tǒng)的硬件驗(yàn)證。FPGA驗(yàn)證結(jié)果表明對于QCIF分辨率的視頻圖像，人臉檢測系統(tǒng)能夠達(dá)到50fps的檢測速度，滿足實(shí)時檢測的要求。

標(biāo)簽： Adaboost VLSI FPGA

上傳時間： 2013-06-15

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H264AVC的CAVLC編碼算法研究及FPGA實(shí)現(xiàn).rar

H.264/AVC是國際電信聯(lián)盟與國際標(biāo)準(zhǔn)化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標(biāo)準(zhǔn)，簡稱H.264。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。本論文的研究課題是基于H.264/AVC視頻編碼標(biāo)準(zhǔn)的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長編碼)編碼算法研究及FPGA實(shí)現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標(biāo)準(zhǔn)不同，它所有的編碼都是基于上下文進(jìn)行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計(jì)上的困難。作者在全面學(xué)習(xí)H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實(shí)現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進(jìn)行了優(yōu)化設(shè)計(jì)，這些優(yōu)化設(shè)計(jì)包括多參考塊的表格預(yù)測法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對所設(shè)計(jì)的CAVLC編碼器進(jìn)行了描述，用EDA軟件對其主要功能模塊進(jìn)行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗(yàn)證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實(shí)時通信要求，為整個CAVLC編碼器的實(shí)時通信提供了良好的基礎(chǔ)。

標(biāo)簽： CAVLC H264 FPGA 264

上傳時間： 2013-06-22

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