圖像縮放在圖像處理領域中，發揮著重要作用。圖像的分辨率調整和格式變換，都需要用到圖像縮放技術。隨著多媒體技術和大規模集成電路的發展，利用硬件實現視頻圖像無級縮放已成為圖像處理研究的一個重要課題。 圖像縮放通常由插值算法實現。傳統的插值算法由于實現原理的局限性，在縮放時容易引起邊緣鋸齒或細節模糊現象。針對傳統插值算法的這個不足，出現了許多基于邊緣改進的算法。但這些算法一般只能完成2k倍數插值，無法真正做到基于邊緣的無級縮放。 為了實現基于邊緣改進的無級縮放，本文做了如下五個方面的研究工作： 1.系統回顧了圖像縮放技術，包括傳統圖像縮放技術和多邊緣檢測插值，分析了這些圖像縮放技術的優缺點。 2.重點研究了新興的方向多項式插值算法，該算法能夠真正完成基于邊緣改進的無級縮放。 3.提出改進的方向多項式插值算法(IOPI算法)，該算法針對硬件實現，做了兩個方面改進：提出EDV算法，簡化邊緣方向的確定；提出Cubic6逼近插值算法(A-Cubic6算法)，改善平坦區域縮放效果。其中的EDV算法通過加減、比較模塊，完成邊緣方向的確定。相比原算法中的乘除法、直方圖計算，大大簡化了硬件實現，降低了硬件實現成本。A-Cubic6算法利用查找表簡化了Cubic6點插值算法的實現，而且明顯改善了非邊緣區域的縮放效果。 4.研究縮放算法與圖像質量的評價方法。比較、分析各算法的軟件仿真結果，得出結論：本文提出的IOPI算法在平坦區域和邊緣區域都具有比其它算法更突出的效果。 5.結合實時視頻處理要求，研究了IOPI算法的FPGA實現。已完成最近鄰域插值和A-Cubic6算法的FPGA實現，可以在硬件平臺上穩定工作。
上傳時間： 2013-06-05
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集成運放線性應用電路分析方法的研究 集成運放線性應用電路分析方法的研究
上傳時間： 2013-06-06
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為了克服傳統的局部特征匹配算法對噪聲和圖像灰度非線性變換敏感的不足，提出了基于SIFT（Scale Invariant Feature Transform）描述算子的特征匹配算法。該算法首先
上傳時間： 2013-04-24
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極值型中值濾波算法在高噪聲率下的濾波效果不是很好，主要原因有以下兩個：首先，濾波窗口中過多的噪聲點會使窗口中的點在排序時產生中值偏移；其次是高噪聲率環境下，可能序列中值本身就是是噪聲點。對此，本文提出
上傳時間： 2013-06-26
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集成運放應用:一、實訓任務1 學會組裝集成運放應用電路；2 學會測試集成運放應用電路。二、實訓目標1 學會集成運放典型電路應用，理解集成運放應用電路的工作原理；
標簽： 集成運放
上傳時間： 2013-06-11
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自適應濾波器的硬件實現一直是自適應信號處理領域研究的熱點。隨著電子技術的發展，數字系統功能越來越強大，對器件的響應速度也提出更高的要求。 本文針對用通用DSP 芯片實現的自適應濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實現的自適應濾波器開發效率低的缺點，提出了一種基于DSP Builder系統建模的設計方法。以隨機2FSK信號作為研究對象，首先在matlab上編寫了LMS去噪自適應濾波器的點M文件，改變自適應參數，進行了一系列的仿真，對算法迭代步長、濾波器的階數與收斂速度和濾波精度進行了研究，得出了最佳自適應參數，即迭代步長μ=0.0057，濾波器階數m=8，為硬件實現提供了參考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應濾波器的模型，結合多種EDA工具，在EPFlOKl00EQC208-1器件上設計出了最高數據處理速度為36.63MHz的8階LMS自適應濾波器，其速度是文獻[3]通過編寫底層VHDL代碼設計的8階自適應濾波器數據處理速度7倍多，是文獻[50]采用DSP通用處理器TMS320C54X設計的8階自適應濾波器處理速度25倍多，開發效率和器件性能都得到了大大地提高，這種全新的設計理念與設計方法是EDA技術的前沿與發展方向。 最后，采用異步FIFO技術，設計了高速采樣自適應濾波系統，完成了對雙通道AD器件AD9238與自適應濾波器的高速匹配控制，在QuartusⅡ上進行了仿真，給出了系統硬件實現的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統的成本。
上傳時間： 2013-06-01
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本文主要對基于FPGA芯片的橢圓曲線密碼算法的實現及優化設計進行了研究。由于點乘運算極大影響了橢圓曲線密碼系統的加/解密速度，本文對點乘運算的FPGA設計進行了重點優化。首先比較分析了三種點乘算法，從運算復雜度的角度確定了蒙哥馬里算法是最利于FPGA芯片實現的。然后根據蒙哥馬里算法，用VerilogHDL語言實現了基于FPGA芯片的橢圓域中的基本運算(模加、模乘、模平方和模逆)。通過三種模乘算法在FPGA上的實現，設計出一種串并混合的乘法器，達到了面積與速度的最佳匹配。 本文利用Modelsim對本課題設計的硬件系統進行了仿真實驗，驗證了所設計的硬件系統完成了橢圓曲線密碼算法在FPGA上的實現。最后使用SynplifyPro進行綜合及布局布線，綜合報告文件證明了本課題所設計的ECC加密系統達到了優化芯片速度和面積的目的。
上傳時間： 2013-04-24
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模糊控制是智能控制的重要組成部分，它能對那些不能建立精確數學模型的場合進行有效的控制；近年來，FPGA及EDA技術發展迅速。本論文就是要結合這兩種先進技術，在一塊FPGA芯片上實現一個雙輸入單輸出的模糊控制器，并嘗試將ADC和DAC集成在該芯片中，以簡化系統設計。 首先闡述了模糊控制的理論基礎，重點介紹了雙輸入單輸出的模糊控制算法；然后在簡單介紹FPGA結構和VHDL語言的基礎上，采用自項向下的設計方法，應用主流EDA工具進行模糊控制各模塊的設計，并對每個模塊進行仿真；最后將各模塊組成一完整的模糊控制器，在EDA工具上進行仿真驗證和編程下載，并用一個溫度控制實驗驗證了控制器的功能，證明該控制器滿足一般控制應用的要求。 本論文是以VHDL和FPGA為代表的現代數字系統設計技術在智能控制領域應用的一個嘗試，拓寬了模糊控制器的實現形式，相比于傳統的以單片機為載體的模糊控制器，在系統的簡單性、實時性和經濟性方面都有顯著的增強，是一種值得采用的方法。 由于在算法的處理上采取了一定的簡化，所以損失了一定的精度。今后可以在算法上進行完善，設計出高精度的模糊控制器。
上傳時間： 2013-06-07
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全數字調制解調技術具有多速率、多制式、智能性等特點，這極大的提高了通信系統的靈活性和通用性，符合未來通信技術發展的方向?！ ”疚膹娜缦聨讉€方面對全數字調制解調器進行了深入系統研究：1，在介紹全數字調制解調器的發展現狀和研究QPSK通信調制解調方式的基礎上，依據軟件定性仿真分析了QPSK正交調制解調系統，設計出了滿足系統要求的實現電路框圖并選定了芯片；2，在完成了基于FPGA芯片實現QPSK調制解調的算法方案設計基礎上，利用VHDL語言完成了芯片程序的設計，并對其進行了調試和功能仿真；3，利用設計出的調制解調器與選定的AD、DA、正交調制解調芯片，完成了QPSK通信系統的硬件電路的設計并完成了調制電路的研制；4，完成電路的信息速率大于300Kbps，產生的中頻信號中心頻率70MHz，帶寬500KHz，滿足系統設計要求，由于時間關系解調電路仍在調試中?！ ”疚幕贔PGA實現的QPSK數字調制解調器具有體積小、集成度高和軟件可升級等優點，這為設計高集成和高靈活性的通信系統提供了技術基礎。
上傳時間： 2013-07-08
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頻率特性測試儀(簡稱掃頻儀)是一種測試電路頻率特性的儀器，它廣泛應用于無線電、電視、雷達及通信等領域，為分析和改善電路的性能提供了便利的手段。而傳統的掃頻儀由多個模塊構成，電路復雜，體積龐大，而且在高頻測量中，大量的分立元件易受溫度變化和電磁干擾的影響。為此，本文提出了集成化設計的方法，針對可編程邏輯器件的特點，對硬件實現方法進行了探索。 本文對三大關鍵技術進行了深入研究： 第一，由掃頻信號發生器的設計出發，對直接數字頻率合成技術(DDS)進行了系統的理論研究，并改進了ROM壓縮方法，在提高壓縮比的同時，改進了DDS系統的雜散度，并且利用該方法實現了幅度和相位可調制的DDS系統-掃頻信號發生器。 第二，為了提高系統時鐘的工作頻率，對流水線算法進行了深入的研究，并針對累加器的特點，進行了一系列的改進，使系統能在100MHz的頻率下正常工作。 第三，從系統頻率特性測試的理論出發，研究如何在FPGA中提高多位數學運算的速度，從而提出了一種實現多位BCD碼除法運算的方法—高速串行BCD碼除法；隨后，又將流水線技術應用于該算法，對該方法進行改進，完成了基于流水線技術的BCD碼除法運算的設計，并用此方法實現了頻率特性的測試。 在研究以上理論方法的基礎上，以大規?？删幊踢壿嬈骷﨓P1K100QC208和微處理器89C52為實現載體，提出了基于單片機和FPGA體系結構的集成化設計方案；以VerilogHDL為設計語言，實現了頻率特性測試儀主要部分的設計。該頻率特性測試儀完成掃頻信號的輸出和頻率特性的測試兩大主要任務，而掃頻信號源和頻率特性測試這兩大主要模塊可集成在一片可編程邏輯器件中，充分體現了可編程邏輯器件的優勢。 本文首先對相關的概念理論進行了介紹，包括DDS原理、流水線技術等，進而提出了系統的總體設計方案，包括設計工具、語言和實現載體的選擇，而后，簡要介紹了微處理器電路和外圍電路，最后，較為詳細地闡述了兩個主要模塊的設計，并給出了實現方式。
上傳時間： 2013-06-08
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