并行總線PATA從設(shè)計(jì)至今已快20年歷史，如今它的缺陷已經(jīng)嚴(yán)重阻礙了系統(tǒng)性能的進(jìn)一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點(diǎn)對點(diǎn)方式進(jìn)行數(shù)據(jù)傳輸，內(nèi)置數(shù)據(jù)/命令校驗(yàn)單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領(lǐng)域廣泛應(yīng)用，但國內(nèi)尚無獨(dú)立研發(fā)的面向FPGA的SATAIP CORE，在這樣的條件下設(shè)計(jì)面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。 本論文對協(xié)議進(jìn)行了詳細(xì)的分析，建立了SATA IP CORE的層次結(jié)構(gòu)，將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層；介紹了實(shí)現(xiàn)該IPCORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片；在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計(jì)，并對各個部分的設(shè)計(jì)予以分別闡述，并編碼實(shí)現(xiàn)；最后進(jìn)行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實(shí)現(xiàn)了1.5Gbps的串行傳輸鏈路；設(shè)計(jì)滿足協(xié)議需求、適合FPGA設(shè)計(jì)的并行結(jié)構(gòu)，實(shí)現(xiàn)了多狀態(tài)機(jī)的協(xié)同工作：在高速設(shè)計(jì)中，使用了流水線方法進(jìn)行并行設(shè)計(jì)，以提高速度，考慮到系統(tǒng)不同部分復(fù)雜度的不同，設(shè)計(jì)采用部分流水線結(jié)構(gòu)；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進(jìn)行片上調(diào)試與測試，使得調(diào)試工作方便快捷、測試數(shù)據(jù)準(zhǔn)確；嚴(yán)格按照SATA1.0a協(xié)議實(shí)現(xiàn)了SATA設(shè)備端IP CORE的設(shè)計(jì)。 最終測試數(shù)據(jù)表明，本論文設(shè)計(jì)的基于FPGA的SATA IP CORE滿足協(xié)議需求。設(shè)計(jì)中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點(diǎn)，在固態(tài)電子硬盤SSD(Solid-State Disk)開發(fā)中應(yīng)用本設(shè)計(jì)，將使開發(fā)變得方便快捷，更能夠適應(yīng)市場需求。
上傳時間： 2013-06-21
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隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號處理能力不斷提高，基于軟件無線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應(yīng)用。軟件無線電的基本思想是以一個通用、標(biāo)準(zhǔn)、模塊化的硬件系統(tǒng)作為其應(yīng)用平臺，把盡可能多的無線及個人通信和信號處理的功能用軟件來實(shí)現(xiàn)，從而將無線通信新系統(tǒng)、新產(chǎn)品的開發(fā)逐步轉(zhuǎn)移到軟件上來。另一方面，現(xiàn)代信號處理系統(tǒng)對數(shù)據(jù)的處理速度、處理精度和動態(tài)范圍的要求也越來越高，需要每秒完成幾千萬到幾百億次運(yùn)算。因此研制具備高速實(shí)時信號處理能力的通用硬件平臺越來越受到業(yè)界的重視。 @@ 目前的高速實(shí)時信號處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu)，其中DSP主要負(fù)責(zé)完成系統(tǒng)通信和基帶信號處理算法，而FPGA主要完成信號預(yù)處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實(shí)時信號處理系統(tǒng)的FPGA軟件設(shè)計(jì)。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實(shí)時信號處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點(diǎn)DSP以混合耦合模型構(gòu)成系統(tǒng)信號處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設(shè)接口。此外，作者還選擇了ADSP-BF533定點(diǎn)DSP加入系統(tǒng)當(dāng)中以擴(kuò)展系統(tǒng)音視頻信號處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)正逐漸成為現(xiàn)代FPGA應(yīng)用的一個熱點(diǎn)。結(jié)合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設(shè)計(jì)了一個嵌入式系統(tǒng)，完成了對CF卡、DDR2 SDRAM存儲器的讀寫控制，并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊，實(shí)現(xiàn)了系統(tǒng)與上位PC機(jī)之間的以太網(wǎng)通信鏈路。此外，為擴(kuò)展系統(tǒng)功能，適應(yīng)未來可能的軟件升級，進(jìn)一步提高系統(tǒng)的通用性，還將嵌入式實(shí)時操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設(shè)計(jì)的關(guān)鍵技術(shù)和基本的設(shè)計(jì)方法，充分體現(xiàn)了目前高速實(shí)時信號處理系統(tǒng)的發(fā)展要求和趨勢。 @@關(guān)鍵詞：高速實(shí)時信號處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze
標(biāo)簽： FPGA 實(shí)時信號 處理系統(tǒng)
上傳時間： 2013-05-17
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近年來，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)取得了快速的發(fā)展，F(xiàn)PGA不但解決了信號處理系統(tǒng)小型化、低功耗、高可靠性等問題，而且基于大規(guī)模FPGA單片系統(tǒng)的片上可編程系統(tǒng)(SOPC)的靈活設(shè)計(jì)方式使其越來越多的取代ASIC的市場。傳統(tǒng)的通用信號處理系統(tǒng)使用DSP作為處理核心，系統(tǒng)的可重構(gòu)型不強(qiáng)，F(xiàn)PGA解決了這一問題，并且現(xiàn)有的FPGA中，多數(shù)已集成DSP模塊，結(jié)合FPGA較強(qiáng)的信號并行處理特性使其與DSP信號處理能力差距很小。因此，F(xiàn)PGA作為處理核心的通用信號處理系統(tǒng)具有很強(qiáng)的可實(shí)施性。 @@ 基于上述要求，作者設(shè)計(jì)和完成了一個基于多FPGA的通用實(shí)時信號處理系統(tǒng)。該系統(tǒng)采用4片XC3SD1800A作為處理核心，使用DDR2 SDRAM高速存儲實(shí)時數(shù)據(jù)。作者通過全面的分析，設(shè)計(jì)了核心板、底板和應(yīng)用板分離系統(tǒng)架構(gòu)。該平臺能夠根據(jù)實(shí)際需求進(jìn)行靈活的搭配，核心板之間的數(shù)據(jù)傳輸采用了LVDS(低電壓差分信號)技術(shù)，從而使得數(shù)據(jù)能夠穩(wěn)定的以非常高的速率進(jìn)行傳輸。 @@ 本系統(tǒng)屬于高速數(shù)字電路的設(shè)計(jì)范疇，因此必須重視信號完整性的設(shè)計(jì)與分析問題，作者根據(jù)高速電路的設(shè)計(jì)慣例和軟件輔助設(shè)計(jì)的方法，在分析和論證了阻抗控制、PCB堆疊、PCB布局布線等約束的基礎(chǔ)上，順利地完成了PCB繪制與調(diào)試工作。 @@ 作為系統(tǒng)設(shè)計(jì)的重要環(huán)節(jié)，作者還在文中研究了在系統(tǒng)設(shè)計(jì)過程中出現(xiàn)的電源完整性問題，并給出了解決辦法。 @@ LVDS高速數(shù)據(jù)通道接口和DDR2存儲器接口設(shè)計(jì)決定本系統(tǒng)的使用性能，本文基于所選的FPGA芯片進(jìn)行了詳細(xì)的闡述和驗(yàn)證。并結(jié)合系統(tǒng)的核心板和底板，完成了應(yīng)用板，視頻圖像采集、USB、音頻、LCD和LED矩陣模塊顯示等接口的設(shè)計(jì)工作，對其中的部分接口進(jìn)行了邏輯驗(yàn)證。 @@ 經(jīng)過測試，該通用的信號處理平臺具有實(shí)時性好、通用性強(qiáng)、可擴(kuò)展和可重構(gòu)等特點(diǎn)，能夠滿足當(dāng)前一些信號處理系統(tǒng)對高速、實(shí)時處理的要求，可以廣泛應(yīng)用于實(shí)時信號處理領(lǐng)域。通過本平臺的研究和開發(fā)工作，為進(jìn)一步研究和設(shè)計(jì)通用、實(shí)時信號處理系統(tǒng)打下了堅(jiān)實(shí)的基礎(chǔ)。 @@關(guān)鍵詞：通用實(shí)時信號處理；FPGA；信號完整性；DDR2；LVDS
標(biāo)簽： FPGA 實(shí)時信號 處理系統(tǒng)
上傳時間： 2013-05-27
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DDR2 SDRAM是目前內(nèi)存市場上的主流內(nèi)存。除了通用計(jì)算機(jī)系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用DDR2內(nèi)存，越來越多的SoC系統(tǒng)芯片中會集成有DDR2接口模塊。因此，設(shè)計(jì)一款匹配DDR2的內(nèi)存控制器將會具有良好的應(yīng)用前景。 論文在研究了DDR2的JEDEC標(biāo)準(zhǔn)的基礎(chǔ)上，設(shè)計(jì)出DDR2控制器的整體架構(gòu)，采用自項(xiàng)向下的設(shè)計(jì)方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級設(shè)計(jì)。根據(jù)在設(shè)計(jì)中遇到的問題，對DDR2控制器的整體架構(gòu)進(jìn)行改進(jìn)與完善。在分析了Altera數(shù)字PHY的基本性能的基礎(chǔ)上，設(shè)計(jì)DDR2控制器與數(shù)字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗(yàn)證平臺，針對設(shè)計(jì)的具體功能進(jìn)行仿真驗(yàn)證，并實(shí)現(xiàn)在Altera Stratix II GX90開發(fā)板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設(shè)計(jì)的DDR2控制器的主要特點(diǎn)是： 1.支持?jǐn)?shù)字PHY電路，不需要實(shí)際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節(jié)約了設(shè)計(jì)成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應(yīng)用范圍更為廣闊。 4.支持DDR2的三項(xiàng)新技術(shù)，充分發(fā)揮DDR2內(nèi)存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內(nèi)存的控制。
上傳時間： 2013-06-10
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MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實(shí)時性、面積等約束條件下，研究MP3解碼電路的設(shè)計(jì)方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。 論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個算法步驟融合在一起進(jìn)行設(shè)計(jì)，可以省去存儲中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計(jì)技術(shù)，設(shè)置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計(jì)算子模塊的工作時序，將數(shù)據(jù)計(jì)算的時間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計(jì)算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計(jì)RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過程的實(shí)時性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時間： 2013-07-01
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為適應(yīng)組合導(dǎo)航計(jì)算機(jī)系統(tǒng)的微型化、高性能度的要求，拓寬導(dǎo)航計(jì)算機(jī)的應(yīng)用領(lǐng)域，本文設(shè)計(jì)出一種基于浮點(diǎn)型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協(xié)同合作的導(dǎo)航計(jì)算機(jī)系統(tǒng)。 論文在闡述了組合導(dǎo)航計(jì)算機(jī)的特點(diǎn)和應(yīng)用要求后，提出基于DSP和FPGA的組合導(dǎo)航計(jì)算機(jī)系統(tǒng)方案。該方案以DSP為導(dǎo)航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統(tǒng)控制信號的整合；DSP通過EMIF接口實(shí)現(xiàn)和FPGA通信。在此基礎(chǔ)上研究了各擴(kuò)展通信接口、系統(tǒng)硬件原理圖和PCB的開發(fā)，且在FPGA中使用調(diào)用IP核來實(shí)現(xiàn)FIR低通濾波數(shù)據(jù)處理機(jī)抖激光陀螺的機(jī)抖振動的影響。其次，詳細(xì)闡述了利用TI公司的DSP集成開發(fā)環(huán)境和DSP/BIOS準(zhǔn)實(shí)時操作系統(tǒng)開發(fā)多任務(wù)系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實(shí)時操作系統(tǒng)提供的多任務(wù)機(jī)制，將采集處理按照功能劃分四個相對獨(dú)立的任務(wù)，這些任務(wù)在DSP/BIOS的調(diào)度下，按照用戶指定的優(yōu)先級運(yùn)行，大大提高系統(tǒng)的工作效率。最后給了DSP芯片Bootloader的制作方法。 導(dǎo)航計(jì)算機(jī)系統(tǒng)研制開發(fā)是軟、硬件研究緊密結(jié)合的過程。在微型導(dǎo)航計(jì)算機(jī)系統(tǒng)方案建立的基礎(chǔ)上，本文首先討論了系統(tǒng)硬件整體設(shè)計(jì)和軟件開發(fā)流程；其次針對導(dǎo)航計(jì)算機(jī)系統(tǒng)各個功能模塊以及多項(xiàng)關(guān)鍵技術(shù)進(jìn)行了設(shè)計(jì)與開發(fā)工作，涉及系統(tǒng)數(shù)據(jù)通信模塊、模擬信號采集模塊和數(shù)據(jù)存儲模塊；最后，對導(dǎo)航計(jì)算機(jī)系統(tǒng)進(jìn)行了聯(lián)合調(diào)試工作，并對各個模塊進(jìn)行了詳細(xì)的功能測試與驗(yàn)證，完成了微型導(dǎo)航計(jì)算機(jī)系統(tǒng)的制作。 以DSP/FPGA作為導(dǎo)航計(jì)算機(jī)硬件平臺的捷聯(lián)式慣性導(dǎo)航實(shí)時數(shù)據(jù)系統(tǒng)能夠滿足系統(tǒng)所要求的高精度、實(shí)時性、穩(wěn)定性要求，適應(yīng)了其高性能、低成本、低功耗的發(fā)展方向。
標(biāo)簽： FPGA DSP 導(dǎo)航計(jì)算機(jī)
上傳時間： 2013-04-24
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互感器是電力系統(tǒng)中電能計(jì)量和繼電保護(hù)中的重要設(shè)備，其精度和可靠性與電力系統(tǒng)的安全性、可靠性和經(jīng)濟(jì)運(yùn)行密切相關(guān)。隨著電力工業(yè)的發(fā)展，傳統(tǒng)的電磁式互感器已經(jīng)暴露出一系列的缺陷，電子式互感器能很好的解決電磁式互感器的缺點(diǎn)，電子式互感器逐步替代電磁式互感器代表著電力工業(yè)的發(fā)展方向。目前，國產(chǎn)的互感器校驗(yàn)儀主要是電磁式互感器校驗(yàn)儀，電子式互感器校驗(yàn)儀依賴于進(jìn)口。電子式互感器的發(fā)展，使得電子式互感器校驗(yàn)儀的研制勢在必行。 本課題依據(jù)國際標(biāo)準(zhǔn)IEC60044-7、IEC60044-8和國內(nèi)標(biāo)準(zhǔn)GB20840[1].7-2007、GB20840[1].8-2007，設(shè)計(jì)了電子式互感器檢驗(yàn)儀。該校驗(yàn)儀采用直接法對電子式互感器進(jìn)行校驗(yàn)，即同時測試待校驗(yàn)電子式互感器和標(biāo)準(zhǔn)電磁式互感器二次側(cè)的輸出信號，比較兩路信號的參數(shù)，根據(jù)比較結(jié)果完成電子式互感器的校驗(yàn)工作。論文首先介紹了電子式互感器結(jié)構(gòu)及輸出數(shù)字信號的特征，然后詳細(xì)論述了電子式互感器校驗(yàn)儀的硬件及軟件設(shè)計(jì)方法。硬件主要采用FPGA技術(shù)設(shè)計(jì)以太網(wǎng)控制器RTL8019的控制電路，以實(shí)現(xiàn)電子式互感器信號的遠(yuǎn)程接收，同時設(shè)計(jì)A/D芯片MAX125的控制電路，以實(shí)現(xiàn)標(biāo)準(zhǔn)電磁式互感器模擬輸出的數(shù)字化。軟件主要采用FPGA的SOPC技術(shù)，研制了MAX125和RTL8019的IP核，在NiosIIIDE集成開發(fā)環(huán)境下，完成對硬件電路的底層控制，運(yùn)用準(zhǔn)同步算法和DFT算法開發(fā)應(yīng)用程序?qū)崿F(xiàn)對數(shù)字信號的處理。最終完成電子式互感器校驗(yàn)儀的設(shè)計(jì)。 最后進(jìn)行了相關(guān)的實(shí)驗(yàn)，所研制的電子式互感器校驗(yàn)儀對0.5準(zhǔn)確級的電子式電壓互感器和0.5準(zhǔn)確級電子式電流互感器分別進(jìn)行了校驗(yàn)，對其額定負(fù)荷的20％、100％、120％點(diǎn)做為測量點(diǎn)進(jìn)行測量。經(jīng)過對實(shí)驗(yàn)數(shù)據(jù)的處理分析可知，校驗(yàn)儀對電子式互感器的校驗(yàn)精度滿足0.5％的比差誤差和20’的相位差。本課題的研究為電子式互感器校驗(yàn)儀的研制工作提供了理論和實(shí)踐依據(jù)。
標(biāo)簽： FPGA 電子式互感器 校驗(yàn)儀
上傳時間： 2013-04-24
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信息安全在當(dāng)今的社會生產(chǎn)生活中已經(jīng)被廣為關(guān)注，對敏感信息進(jìn)行加密是提高信息安全性的一種常見的和有效的手段。 常見的加密方法有軟件加密和硬件加密。軟件加密的方法因?yàn)榧用芩俣鹊汀踩圆钜约鞍惭b不便，在一些高端或主流的加密處理中都采用硬件加密手段對數(shù)據(jù)進(jìn)行處理。硬件加密設(shè)備如加密狗和加密卡已經(jīng)廣泛地應(yīng)用于信息加密領(lǐng)域當(dāng)中。 但是加密卡和加密狗因?yàn)椴捎玫氖嵌嘈酒Y(jié)構(gòu)，即采用獨(dú)立的USB通信芯片和獨(dú)立的加密芯片來分別實(shí)現(xiàn)數(shù)據(jù)的USB傳輸和加密功能，如果在USB芯片和加密芯片之間進(jìn)行數(shù)據(jù)竊聽的話，很輕易地就可以獲得未加密的明文數(shù)據(jù)。作者提出了一種新的基于單芯片實(shí)現(xiàn)的USB加密接口芯片的構(gòu)想，采用一塊芯片實(shí)現(xiàn)數(shù)據(jù)的USB2.0通信和AES加密功能，命名為USB2.0加密接口芯片。 USB2.0加密接口芯片采用了USB2.0接口標(biāo)準(zhǔn)和AES加密算法。該加密芯片可以實(shí)現(xiàn)與主機(jī)的快速通信，具有快速的密碼處理能力，對外提供USB接口，支持基于USB密碼載體的自身安全初始化方式。 根據(jù)設(shè)計(jì)思想，課題研究并設(shè)計(jì)了USB2.0加密接口芯片的總體硬件架構(gòu)，設(shè)計(jì)了USB模塊和AES加密模塊。為了解決USB通信模塊與AES加密模塊之間存在的數(shù)據(jù)處理單元匹配以及速度匹配問題，本文設(shè)計(jì)了AESUSB緩沖器，優(yōu)化了AES有限域加密算法。最后，利用VerilogHDL語言在FPGA芯片上實(shí)現(xiàn)了USB2.0加密接口芯片的功能，并在此基礎(chǔ)之上對加密芯片的通信和加密性能進(jìn)行了測試和驗(yàn)證。
上傳時間： 2013-05-24
上傳用戶：黃華強(qiáng)
本文著重研究用現(xiàn)場可編程門陣列(FPGA)來開發(fā)設(shè)計(jì)精插補(bǔ)芯片。選用Altera公司的Cyclone系列的EP1C3T144C8芯片設(shè)計(jì)了逐點(diǎn)比較法，數(shù)字積分法和比較積分法三種經(jīng)典插補(bǔ)算法，并對各種算法模塊進(jìn)行了仿真驗(yàn)證。又設(shè)計(jì)了三個算法選通信號，將三種算法模塊綜合成了一個整電路。 在完成了FPGA內(nèi)部三種算法的實(shí)現(xiàn)后，設(shè)計(jì)以一個STC單片機(jī)為粗插補(bǔ)處理器的FPGA實(shí)驗(yàn)開發(fā)系統(tǒng)，并制作了PCB板。實(shí)驗(yàn)開發(fā)系統(tǒng)板中設(shè)計(jì)了單片機(jī)程序下載和的FPGA下載配置電路，并且配有FPGA專用配置芯片，能實(shí)現(xiàn)FPGA上電自動配置。可用該實(shí)驗(yàn)系統(tǒng)板進(jìn)行精插補(bǔ)芯片的設(shè)計(jì)與開發(fā)，以及對所完成設(shè)計(jì)的功能進(jìn)行驗(yàn)證。 為驗(yàn)證所設(shè)計(jì)芯片的插補(bǔ)功能，編寫了單片機(jī)粗插補(bǔ)程序，將產(chǎn)生的粗插補(bǔ)坐標(biāo)增量發(fā)給FPGA進(jìn)行插補(bǔ)實(shí)驗(yàn)，得到了理想的插補(bǔ)輸出脈沖。又編寫了單片機(jī)脈沖處理程序，讀回了FPGA的輸出脈沖，并由串口發(fā)送給PC機(jī)。最后通過編寫PC機(jī)的串口通信程序以及根據(jù)插補(bǔ)脈沖繪圖的程序，把FPGA的輸出脈沖繪制成了插補(bǔ)軌跡圖形。 最終繪圖結(jié)果顯示，在20M輸入時鐘頻率下，由插補(bǔ)脈沖生成的插補(bǔ)軌跡圖形正確，驗(yàn)證了本文設(shè)計(jì)的三種插補(bǔ)算法功能的正確性。本設(shè)計(jì)插補(bǔ)芯片達(dá)到了高速插補(bǔ)功能要求。
標(biāo)簽： FPGA 數(shù)控 片的設(shè)計(jì)
上傳時間： 2013-04-24
上傳用戶：zgu489
當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險與費(fèi)用增加、上市時間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個層次。SOC設(shè)計(jì)已走向基于IP集成的平臺設(shè)計(jì)階段，經(jīng)過嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為SOC產(chǎn)業(yè)中的重要一環(huán)。 GPIB控制器芯片是組建自動測試系統(tǒng)的核心，在測試領(lǐng)域應(yīng)用廣泛。本人通過查閱大量的技術(shù)資料，分析了集成電路在國內(nèi)外發(fā)展的最新動態(tài)，提出了基于FPGA的自主知識產(chǎn)權(quán)的GPIB控制器IP核的設(shè)計(jì)和實(shí)現(xiàn)。 本文首先討論了基于FPGA的GPIB控制器的背景意義，接著對FPGA開發(fā)所具備的基本知識作了簡要介紹。文中對GPIB總線進(jìn)行了簡單的描述，根據(jù)芯片設(shè)計(jì)的主要思想，重點(diǎn)在于論述怎樣用FPGA來實(shí)現(xiàn)IEEE-488.2協(xié)議，并詳細(xì)闡述了GPIB控制器的十種接口功能及其狀態(tài)機(jī)的IP核實(shí)現(xiàn)。同時，對數(shù)據(jù)通路也進(jìn)行了較為細(xì)致的說明。在設(shè)計(jì)的時候采用基于模塊化設(shè)計(jì)思想，用VerilogHDL語言完成各模塊功能描述，通過Synplifv軟件的綜合，用Modelsim對設(shè)計(jì)進(jìn)行了前、后仿真。最后利用生成的模塊符號采取類似畫電路圖的方法完成整個系統(tǒng)芯片的lP軟核設(shè)計(jì)，并用EDA工具下載到了FPGA上。 為了更好地驗(yàn)證設(shè)計(jì)思想，借助EDA工具對GPIB控制器的工作狀態(tài)進(jìn)行了軟件仿真，給出仿真結(jié)果，仿真波形驗(yàn)證了GPIB控制器的工作符合預(yù)想。最后，本文對基于FPGA的GPIB控制器的IP核設(shè)計(jì)過程進(jìn)行了總結(jié)，展望了當(dāng)前GPIB控制器設(shè)計(jì)的發(fā)展趨勢，指出了開展進(jìn)一步研究需要做的工作。
上傳時間： 2013-06-12
上傳用戶：mqien
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