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集成電路產(chǎn)(chǎn)業(yè)(yè)

實(shí)現(xiàn):實(shí)指數(shù)、復(fù)指數(shù)、不同長度序列求和、y(n)=x(-n)、y(n)=x(n-k)

實(shí)現(xiàn):實(shí)指數(shù)、復(fù)指數(shù)、不同長度序列求和、y(n)=x(-n)、y(n)=x(n-k)

標(biāo)簽： n-k 長度序列

上傳時(shí)間： 2015-11-04

上傳用戶：lnnn30
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

標(biāo)簽： WiMax FPGA OFDM VHDL

上傳時(shí)間： 2016-01-22

上傳用戶：zhuyibin
ADS操作影片,教我們?cè)觞Ntuning電路.中文發(fā)音,步驟清楚,非常適合初學(xué)入門者.希望對(duì)大家有幫助.

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標(biāo)簽： tuning ADS 操作家

上傳時(shí)間： 2016-02-25

上傳用戶：trepb001
一個(gè)可以計(jì)算分壓電路的源碼。可透過輸出與輸入電壓

一個(gè)可以計(jì)算分壓電路的源碼。可透過輸出與輸入電壓，計(jì)算電阻的大小；或透過輸入電壓與電阻，計(jì)算最後輸出之電壓

標(biāo)簽： 分

上傳時(shí)間： 2014-12-09

上傳用戶：hoperingcong
是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來

是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來

標(biāo)簽： verilog 加法器元件

上傳時(shí)間： 2014-01-07

上傳用戶：zhangzhenyu
使用硬體描述語言HDL 設(shè)計(jì)硬體電路

使用硬體描述語言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語法架構(gòu)，VHDL的零件庫(Library)及包裝(Package)等內(nèi)容。

標(biāo)簽： HDL

上傳時(shí)間： 2014-01-22

上傳用戶：cxl274287265
5 bits 的加法器與減法器合併電路之原始程式製作

5 bits 的加法器與減法器合併電路之原始程式製作

標(biāo)簽： bits 加法器法器程式

上傳時(shí)間： 2016-05-18

上傳用戶：ippler8
用線性緩沖區(qū)和間接尋址方法實(shí)現(xiàn)FIR濾波器 * *N=5,y(n)=h0*x(n)+h1*x(n-1)+h2*x(n-2)+h3*x(n-3)+h4*x(n-4)

用線性緩沖區(qū)和間接尋址方法實(shí)現(xiàn)FIR濾波器 * *N=5,y(n)=h0*x(n)+h1*x(n-1)+h2*x(n-2)+h3*x(n-3)+h4*x(n-4)

標(biāo)簽： FIR 線性濾波器緩沖區(qū)

上傳時(shí)間： 2013-12-01

上傳用戶：wanghui2438
用線性緩沖區(qū)和帶移位雙操作數(shù)尋址方法實(shí)現(xiàn)FIR濾波器 * *N=5,y(n)=h0*x(n)+h1*x(n-1)+h2*x(n-2)+h3*x(n-3)+h4*x(n-4)*

用線性緩沖區(qū)和帶移位雙操作數(shù)尋址方法實(shí)現(xiàn)FIR濾波器 * *N=5,y(n)=h0*x(n)+h1*x(n-1)+h2*x(n-2)+h3*x(n-3)+h4*x(n-4)*

標(biāo)簽： FIR 線性移位操作

上傳時(shí)間： 2016-07-25

上傳用戶：璇珠官人
*用循環(huán)緩沖區(qū)和雙操作數(shù)尋址方法實(shí)現(xiàn)FIR濾波器 *N=80,y(n)=h0*x(n)+h1*x(n-1)+...+h78*x(n-78)+h79*x(n-79) *先用matlab

*用循環(huán)緩沖區(qū)和雙操作數(shù)尋址方法實(shí)現(xiàn)FIR濾波器 *N=80,y(n)=h0*x(n)+h1*x(n-1)+...+h78*x(n-78)+h79*x(n-79) *先用matlab，選擇80點(diǎn)漢明窗設(shè)計(jì)一個(gè)截止頻率為0.2pi的低通濾波器

標(biāo)簽： matlab 78 79 FIR

上傳時(shí)間： 2016-07-25

上傳用戶：BOBOniu

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集成電路產(chǎn)(chǎn)業(yè)(yè)

實(shí)現(xiàn):實(shí)指數(shù)、復(fù)指數(shù)、不同長度序列求和、y(n)=x(-n)、y(n)=x(n-k)

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一個(gè)可以計(jì)算分壓電路的源碼。可透過輸出與輸入電壓

是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來

使用硬體描述語言HDL 設(shè)計(jì)硬體電路

5 bits 的加法器與減法器合併電路之原始程式製作

用線性緩沖區(qū)和間接尋址方法實(shí)現(xiàn)FIR濾波器 * N=5,y(n)=h0x(n)+h1x(n-1)+h2x(n-2)+h3x(n-3)+h4x(n-4)

用線性緩沖區(qū)和帶移位雙操作數(shù)尋址方法實(shí)現(xiàn)FIR濾波器 * N=5,y(n)=h0x(n)+h1x(n-1)+h2x(n-2)+h3x(n-3)+h4x(n-4)*

用循環(huán)緩沖區(qū)和雙操作數(shù)尋址方法實(shí)現(xiàn)FIR濾波器 N=80,y(n)=h0x(n)+h1x(n-1)+...+h78x(n-78)+h79x(n-79) *先用matlab