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離散系統(tǒng)

  • 降壓-升壓型控制器簡化手持式產(chǎn)品的DCDC轉(zhuǎn)換器設(shè)計

    對於輸出電壓處於輸入電壓範(fàn)圍之內(nèi) (這在鋰離子電池供電型應(yīng)用中是一種很常見的情形) 的 DC/DC 轉(zhuǎn)換器設(shè)計,可供采用的傳統(tǒng)解決方案雖有不少,但迄今為止都不能令人非常滿意

    標(biāo)簽: DCDC 降壓 升壓型 控制器

    上傳時間: 2013-11-19

    上傳用戶:urgdil

  • STC15系單片機仿真說明

    STC15系單片機仿真說明

    標(biāo)簽: STC 15 單片機仿真

    上傳時間: 2013-10-13

    上傳用戶:Thuan

  • STC12系列單片機與PC機在數(shù)據(jù)采集系

    STC12系列單片機與PC機在數(shù)據(jù)采集系

    標(biāo)簽: STC 12 PC機 單片機

    上傳時間: 2013-11-03

    上傳用戶:shirleyYim

  • 離散傅里葉變換,(DFT)Direct Fouriet Tr

    離散傅里葉變換,(DFT)Direct Fouriet Transformer(PPT課件) 一、序列分類對一個序列長度未加以任何限制,則一個序列可分為:    無限長序列:n=-∞~∞或n=0~∞或n=-∞~ 0    有限長序列:0≤n≤N-1有限長序列在數(shù)字信號處理是很重要的一種序列。由于計算機容量的限制,只能對過程進(jìn)行逐段分析。二、DFT引入由于有限長序列,引入DFT(離散付里葉變換)。DFT它是反映了“有限長”這一特點的一種有用工具。DFT變換除了作為有限長序列的一種付里葉表示,在理論上重要之外,而且由于存在著計算機DFT的有效快速算法--FFT,因而使離散付里葉變換(DFT)得以實現(xiàn),它使DFT在各種數(shù)字信號處理的算法中起著核心的作用。三、本章主要討論 離散付里葉變換的推導(dǎo)離散付里葉變換的有關(guān)性質(zhì)離散付里葉變換逼近連續(xù)時間信號的問題第二節(jié) 付里葉變換的幾種形式傅 里 葉 變 換 :  建 立 以 時 間 t 為 自 變 量 的 “ 信 號 ”   與 以 頻 率 f為 自 變 量 的 “ 頻 率 函 數(shù) ”(頻譜) 之 間 的 某 種 變 換 關(guān) 系 . 所 以 “ 時 間 ” 或 “ 頻 率 ” 取 連 續(xù) 還 是 離 散 值 , 就 形 成 各 種 不 同 形 式 的 傅 里 葉 變 換 對 。, 在 深 入 討 論 離 散 傅 里 葉 變 換 D F T 之 前 , 先 概 述 四種 不 同 形式 的 傅 里 葉 變 換 對 . 一、四種不同傅里葉變換對傅 里 葉 級 數(shù)(FS):連 續(xù) 時 間 , 離 散 頻 率 的 傅 里 葉 變 換 。連 續(xù) 傅 里 葉 變 換(FT):連 續(xù) 時 間 , 連 續(xù) 頻 率 的 傅 里 葉 變 換 。序 列 的 傅 里 葉 變 換(DTFT):離 散 時 間 , 連 續(xù) 頻 率 的 傅 里 葉 變 換.離 散 傅 里 葉 變 換(DFT):離 散 時 間 , 離 散 頻 率 的 傅 里 葉 變 換1.傅 里 葉 級 數(shù)(FS)周期連續(xù)時間信號          非周期離散頻譜密度函數(shù)。 周期為Tp的周期性連續(xù)時間函數(shù) x(t) 可展成傅里葉級數(shù)X(jkΩ0)  ,是離散非周期性頻譜 , 表 示為:例子通過以下 變 換 對  可 以 看 出 時 域 的 連 續(xù) 函 數(shù) 造 成 頻 域 是 非 周 期 的 頻 譜 函 數(shù) , 而 頻 域 的 離 散 頻 譜 就 與 時 域 的 周 期 時 間 函 數(shù) 對 應(yīng) . (頻域采樣,時域周期延 拓)2.連 續(xù) 傅 里 葉 變 換(FT)非周期連續(xù)時間信號通過連續(xù)付里葉變換(FT)得到非周期連續(xù)頻譜密度函數(shù)。

    標(biāo)簽: Fouriet Direct DFT Tr

    上傳時間: 2013-11-19

    上傳用戶:fujiura

  • 基于FPGA的DDS雜散分析及抑制方法

    首先介紹了采用直接數(shù)字頻率合成(DDS)技術(shù)的正弦信號發(fā)生器的基本原理和采用FPGA實現(xiàn)DDS信號發(fā)生器的基本方法,然后結(jié)合DDS的原理分析了采用DDS方法實現(xiàn)的正弦信號發(fā)生器的優(yōu)缺點,其中重點分析了幅度量化雜散產(chǎn)生的誤差及其原因,最后針對DDS原理上存在的幅度量化雜散,利用FPGA時鐘頻率可調(diào)的特點,重點提出了基于FPGA實現(xiàn)的DDS正弦信號發(fā)生器的兩種改進(jìn)方法,經(jīng)過MATLAB仿真驗證,改進(jìn)方法較好的抑制了幅度量化雜散,減小了誤差。

    標(biāo)簽: FPGA DDS 雜散分析

    上傳時間: 2013-10-09

    上傳用戶:ssj927211

  • Ba-Nd-Ti系微波介質(zhì)陶瓷Q值的提高和方法機理

    利用系介質(zhì)陶瓷材料研制的微波元器件,廣泛應(yīng)用于航空航天、軍事及民用通信及電子設(shè)備中,在理論分析和工藝試驗的基礎(chǔ)上,通過對介質(zhì)陶瓷材料組分和控制溫度工藝研究,優(yōu)化BaO-Nd2O3-TiO2組分材料,改進(jìn)煅燒溫度等工藝方法,研制出性能穩(wěn)定性介質(zhì)陶瓷材料。為研制用于高頻、超高頻電子設(shè)備中性能穩(wěn)定微波元器件找到了有效的途徑。

    標(biāo)簽: Ba-Nd-Ti 微波介質(zhì) Q值 陶瓷

    上傳時間: 2013-11-05

    上傳用戶:kangqiaoyibie

  • 基于FPGA的DDS雜散分析及抑制方法

    首先介紹了采用直接數(shù)字頻率合成(DDS)技術(shù)的正弦信號發(fā)生器的基本原理和采用FPGA實現(xiàn)DDS信號發(fā)生器的基本方法,然后結(jié)合DDS的原理分析了采用DDS方法實現(xiàn)的正弦信號發(fā)生器的優(yōu)缺點,其中重點分析了幅度量化雜散產(chǎn)生的誤差及其原因,最后針對DDS原理上存在的幅度量化雜散,利用FPGA時鐘頻率可調(diào)的特點,重點提出了基于FPGA實現(xiàn)的DDS正弦信號發(fā)生器的兩種改進(jìn)方法,經(jīng)過MATLAB仿真驗證,改進(jìn)方法較好的抑制了幅度量化雜散,減小了誤差。

    標(biāo)簽: FPGA DDS 雜散分析

    上傳時間: 2013-11-21

    上傳用戶:himbly

  • protel99se元件名系表

    protel99se元件名系表

    標(biāo)簽: protel 99 se 元件

    上傳時間: 2013-11-12

    上傳用戶:sz_hjbf

  • pcb layout design(臺灣硬件工程師15年經(jīng)驗

    PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD,不管是否鑽孔、電鍍。5. BOTTOM PAD:在銲錫面上所設(shè)計之零件腳PAD,不管是否鑽孔、電鍍。6. POSITIVE LAYER:單、雙層板之各層線路;多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER:通常指多層板之電源層。8. INNER PAD:多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD:多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍,不與零件腳相接。10. THERMAL PAD:多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD,一般稱為散熱孔或?qū)住?1. PAD (銲墊):除了SMD PAD 外,其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點),其原則如下:1. 一般測試點大小均為30-35mil,元件分布較密時,測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil,一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上,避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setup􀃆pads􀃆stacks

    標(biāo)簽: layout design pcb 硬件工程師

    上傳時間: 2013-11-17

    上傳用戶:cjf0304

  • 電容器的寄生作用與雜散電容.pdf

    電容器的寄生作用與雜散電容.pdf

    標(biāo)簽: 電容器 寄生 電容

    上傳時間: 2013-11-08

    上傳用戶:18862121743

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