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電壓可調(diào)

HDL的可綜合設計簡介

本文簡單探討了verilog HDL設計中的可綜合性問題，適合HDL初學者閱讀　　用組合邏輯實現的電路和用時序邏輯實現的　　電路要分配到不同的進程中。　　不要使用枚舉類型的屬性。　　Integer應加范圍限制。　　通常的可綜合代碼應該是同步設計。　　避免門級描述，除非在關鍵路徑中。

標簽： HDL 綜合設計

上傳時間： 2013-10-21

上傳用戶：smallfish
PCB的可制造性與可測試性

PCB的可制造性與可測試性，很詳細的pcb學習資料。

標簽： PCB 可制造性測試

上傳時間： 2014-06-22

上傳用戶：熊少鋒
可編輯程邏輯及IC開發領域的EDA工具介紹

EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。

標簽： EDA 編輯邏輯

上傳時間： 2013-11-19

上傳用戶：wxqman
通孔插裝PCB的可制造性設計

對于電子產品設計師尤其是線路板設計人員來說，產品的可制造性設計（Design For Manufacture，簡稱DFM）是一個必須要考慮的因素，如果線路板設計不符合可制造性設計要求，將大大降低產品的生產效率，嚴重的情況下甚至會導致所設計的產品根本無法制造出來。目前通孔插裝技術（Through Hole Technology，簡稱THT）仍然在使用，DFM在提高通孔插裝制造的效率和可靠性方面可以起到很大作用，DFM方法能有助于通孔插裝制造商降低缺陷并保持競爭力。本文介紹一些和通孔插裝有關的DFM方法，這些原則從本質上來講具有普遍性，但不一定在任何情況下都適用，不過，對于與通孔插裝技術打交道的PCB設計人員和工程師來說相信還是有一定的幫助。1、排版與布局在設計階段排版得當可避免很多制造過程中的麻煩。（1）用大的板子可以節約材料，但由于翹曲和重量原因，在生產中運輸會比較困難，它需要用特殊的夾具進行固定，因此應盡量避免使用大于23cm×30cm的板面。最好是將所有板子的尺寸控制在兩三種之內，這樣有助于在產品更換時縮短調整導軌、重新擺放條形碼閱讀器位置等所導致的停機時間，而且板面尺寸種類少還可以減少波峰焊溫度曲線的數量。（2）在一個板子里包含不同種拼板是一個不錯的設計方法，但只有那些最終做到一個產品里并具有相同生產工藝要求的板才能這樣設計。（3）在板子的周圍應提供一些邊框，尤其在板邊緣有元件時，大多數自動裝配設備要求板邊至少要預留5mm的區域。（4）盡量在板子的頂面(元件面)進行布線，線路板底面(焊接面)容易受到損壞。不要在靠近板子邊緣的地方布線，因為生產過程中都是通過板邊進行抓持，邊上的線路會被波峰焊設備的卡爪或邊框傳送器損壞。（5）對于具有較多引腳數的器件（如接線座或扁平電纜），應使用橢圓形焊盤而不是圓形，以防止波峰焊時出現錫橋(圖1)。

標簽： PCB 通孔插裝可制造性

上傳時間： 2013-11-07

上傳用戶：refent
PCB設計的可制造性

工藝流程波峰焊中的成型工作，是生產過程中效率最低的部分之一，相應帶來了靜電損壞風險并使交貨期延長，還增加了出錯的機會。雙面貼裝A面布有大型IC器件，B面以片式元件為主充分利用PCB空間，實現安裝面積最小化，效率高單面混裝* 如果通孔元件很少，可采用回流焊和手工焊的方式一面貼裝、另一面插裝* 如果通孔元件很少，可采用回流焊和手工焊的方式

標簽： PCB 可制造性

上傳時間： 2013-11-14

上傳用戶：哈哈hah
pcb layout design(臺灣硬件工程師15年經驗

PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setup􀃆pads􀃆stacks

標簽： layout design pcb 硬件工程師

上傳時間： 2013-10-22

上傳用戶：pei5
IC封裝製程簡介(IC封裝制程簡介)

半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。

標簽： 封裝 IC封裝制程

上傳時間： 2014-01-20

上傳用戶：蒼山觀海
電路板維修相關技術資料

電路板故障分析維修方式介紹 ASA維修技術 ICT維修技術沒有線路圖,無從修起電路板太複雜,維修困難維修經驗及技術不足無法維修的死板,廢棄可惜送電中作動態維修,危險性極高備份板太多,積壓資金送國外維修費用高,維修時間長對老化零件無從查起無法預先更換維修速度及效率無法提升,造成公司負擔,客戶埋怨投資大量維修設備,操作複雜,績效不彰

標簽： 電路板維修技術資料

上傳時間： 2013-10-26

上傳用戶：neu_liyan
分布式可再生能源發電并網的無功優化研究

提出了基于雜交粒子群優化算法的分布式可再生能源并網的無功優化算法，從網損和靜態電壓穩定裕度兩個角度出發，構建了含分布式發電系統的配電網無功優化的數學模型。在美國PG＆E 69節點配電系統上進行效驗。結果表明，該算法收斂性好、精度高；分布式電源并網后能有效降低系統的有功網損，提高電壓穩定性，對分布式電源并網運行具有一定的參考價值。

標簽： 分布式可再生能源發電并網

上傳時間： 2014-12-24

上傳用戶：playboys0
基于單片機的電流比任意可調并聯電源設計與實現

開關電源并聯系統中往往存在兩個并聯電源性能參數不同甚至差異較大的情況，因此不能采用傳統的并聯均流方案來平均分攤電流，這就需要按各個電源模塊的輸出能力分擔輸出功率。基于這種靈活性的需要，本設計在采用主從設置法設計并聯均流開關電源的基礎上新增加了單片機控制模塊，實現了分流比可任意調節、各模塊電流可實時監控的半智能化并聯開關電源系統。實測結果表明，該并聯開關電源系統分流比設置誤差小于0.5%，具有總過流和單路過流保護功能。

標簽： 單片機電流并聯電源設計

上傳時間： 2014-12-24

上傳用戶：guojin_0704