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一對四分用器的VHDL源碼,（輸入：D ，輸出： Y3 Y2 Y1 Y0，另有兩個輸入控制端S1與S0控制輸出選擇）
標簽： VHDL 分 源碼 輸入
上傳時間： 2013-12-30
上傳用戶：it男一枚
錄波電路 真麻紡啊！源碼重復或已經存在 源碼重復或已經存在
標簽： 源碼 重復 錄波 電路
上傳時間： 2015-09-13
上傳用戶：colinal
上傳時間： 2013-12-28
上傳用戶：tianyi223
此源碼為vc++實現的小波算法,可以對圖像進行三次小波變換
標簽： vc 源碼 圖像 小波變換
上傳時間： 2015-09-15
上傳用戶：qazxsw
TI公司的281x定時器的源碼,大家可以看看!
標簽： 281x TI公司 定時器 源碼
上傳時間： 2015-09-16
上傳用戶：chongcongying
java 實現KNN文件分類器的源碼 java 實現KNN文件分類器的源碼
標簽： java KNN 分類器 源碼
上傳時間： 2013-12-18
上傳用戶：zwei41
用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效 三、輸入信號說明： 輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。 改進密勒碼編碼規則如下： 如果碼元為邏輯“1”，用A信號表示。 如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。
標簽： verilog 2MHz DIN CLK
上傳時間： 2013-12-02
上傳用戶：wang0123456789
這 是一個用php開發出來的視頻播放器的源碼
標簽： php 視頻播放器 源碼
上傳時間： 2015-09-24
上傳用戶：mikesering
dsp實驗測試程序,包括指令實驗、存儲器、串口、同步串口、步進電機、硬件中斷、定時器、交通燈、直流電機、濾波器、正弦波發生器、語音錄放、EXAM_C、顯示屏
標簽： EXAM_C dsp 實驗 串口
上傳時間： 2015-09-26
上傳用戶：水口鴻勝電器
實時網絡信息更改器(取網卡設置參數、ＭＡＣ)的易語言源碼
標簽： 網絡信息 網卡 參數 源碼
上傳時間： 2013-11-27
上傳用戶：zhouli
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