一對四分用器的VHDL源碼,(輸入:D ,輸出: Y3 Y2 Y1 Y0,另有兩個輸入控制端S1與S0控制輸出選擇)
資源簡介:一對四分用器的VHDL源碼,(輸入:D ,輸出: Y3 Y2 Y1 Y0,另有兩個輸入控制端S1與S0控制輸出選擇)
上傳時間: 2013-12-30
上傳用戶:it男一枚
資源簡介:無線耳機通訊用CPLD的VHDL源碼
上傳時間: 2015-03-01
上傳用戶:gxf2016
資源簡介:常用2、4、6及任意偶數(shù)分頻器的VHDL代碼實現(xiàn)(原創(chuàng))
上傳時間: 2013-12-17
上傳用戶:330402686
資源簡介:常用1、3、5及任意奇數(shù)分頻器的VHDL代碼實現(xiàn)(原創(chuàng))
上傳時間: 2013-12-26
上傳用戶:rishian
資源簡介:一個數(shù)模轉(zhuǎn)換器的VHDL源碼 一個數(shù)模轉(zhuǎn)換器的VHDL源碼
上傳時間: 2016-08-28
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資源簡介:寄存器的VHDL源碼.可能有點簡單 新手大家間量 希望和大家學(xué)習(xí)
上傳時間: 2013-12-21
上傳用戶:xwd2010
資源簡介:數(shù)控分頻器的輸出信號頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計,其設(shè)計過程和電路都比較復(fù)雜,且設(shè)計成 果的可修改性和可移植性都較差。基于VHDL 的數(shù)控分頻器設(shè)計,整個過程簡單、快捷,極易修改,可移植性強。他可利用 并行預(yù)置數(shù)的加法計數(shù)器和減法計數(shù)器實現(xiàn)...
上傳時間: 2014-11-29
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資源簡介:四位全家器的VHDL語言模塊,已經(jīng)在ISE8.1上經(jīng)過測試通過
上傳時間: 2015-06-21
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資源簡介:用CPLD實現(xiàn)NAND FLASH接口的VHDL源碼
上傳時間: 2014-01-24
上傳用戶:wangdean1101
資源簡介:任意整數(shù)分頻器的VHDL源程序,放心使用. 無版權(quán)問題,歡迎copy.
上傳時間: 2016-01-28
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資源簡介:用cpld控制時序通過usb傳送數(shù)據(jù)到pc機的VHDL源碼,用于一款心電圖機。
上傳時間: 2016-08-25
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資源簡介:5個模數(shù)轉(zhuǎn)換器adc的VHDL源碼 5個模數(shù)轉(zhuǎn)換器adc的VHDL源碼
上傳時間: 2014-12-22
上傳用戶:gaojiao1999
資源簡介:基于18f4550ICD2、16F877的PIC單片機燒寫器仿真器ICD2制作源碼 錯誤更正:877的RA4口要上拉一個5K電阻,R11<4R7,74hc07不行必須用74LS07 如果想重燒IC,4550的CONFIG請參考BMP文件 1。調(diào)試時最好有一個有保護的HUB,分步進行 2。焊好后,電位器旋到0...
上傳時間: 2014-08-18
上傳用戶:huangld
資源簡介:分頻器的VHDL描述,在源代碼中完成對時鐘信號CLK的2分頻,4分頻,8分頻,16分頻
上傳時間: 2014-01-16
上傳用戶:奇奇奔奔
資源簡介:高手寫的VHDL源碼,實現(xiàn)DDS跳頻器功能 請大家多提意見
上傳時間: 2014-01-16
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資源簡介:貝葉斯分類器的C++源碼,用IRIS作類例子,通俗易懂,適合作模式識別、圖像處理研究開發(fā)用!
上傳時間: 2015-07-12
上傳用戶:dengzb84
資源簡介:MP3的VHDL源碼,用硬件語言實現(xiàn)的MP3,不錯的資料
上傳時間: 2014-01-01
上傳用戶:498732662
資源簡介:數(shù)控分頻器的設(shè)計數(shù)控分頻器的功能就是當在輸入端給定不同輸入數(shù)據(jù)時,將對輸入的時鐘信號有不同的分頻比,數(shù)控分頻器就是用計數(shù)值可并行預(yù)置的加法計數(shù)器設(shè)計完成的,方法是將計數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。
上傳時間: 2016-10-13
上傳用戶:wangzhen1990
資源簡介:一個簡單的cpu的VHDL源碼描述,希望對大家有點用呀
上傳時間: 2016-12-08
上傳用戶:ecooo
資源簡介:數(shù)控分頻器的設(shè)計 數(shù)控分頻器的功能就是當在輸入端給定不同輸入數(shù)據(jù)時,將對輸入的時鐘信號有不同的分頻比,例3的數(shù)控分頻器就是用計數(shù)值可并行預(yù)置的加法計數(shù)器設(shè)計完成的,方法是將計數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。
上傳時間: 2013-12-11
上傳用戶:黑漆漆
資源簡介:通過fpga產(chǎn)生時鐘的VHDL源碼,QII7.1下調(diào)試通過
上傳時間: 2013-08-24
上傳用戶:wtrl
資源簡介:PCI的VHDL源碼希望對大家有用!
上傳時間: 2015-02-04
上傳用戶:lht618
資源簡介:一個簡單播放器的教學(xué)源碼,希望可以供大家學(xué)習(xí),未美化!
上傳時間: 2013-12-11
上傳用戶:zsjzc
資源簡介:這是一個自動售貨機的VHDL源碼,曾經(jīng)是eda比賽的題目,供大家參考。
上傳時間: 2015-05-18
上傳用戶:skhlm
資源簡介:這是PCI 仲裁機制的VHDL源碼,它實現(xiàn)了PCI仲裁機制。
上傳時間: 2015-06-03
上傳用戶:sqq
資源簡介:個人認為幾個比較實用的VHDL源碼之二——Behavioural model of a simple 8-bit CPU
上傳時間: 2013-12-16
上傳用戶:gdgzhym
資源簡介:一些實用的VHDL源碼,有各種信號調(diào)制的,還有LCD控制的,出租車計價器等等源碼。
上傳時間: 2013-12-02
上傳用戶:lingzhichao
資源簡介:USB接口的VHDL源碼,支持Verilog HDL程序
上傳時間: 2014-08-14
上傳用戶:15736969615
資源簡介:DSP中2407的定時器的使用源碼,希望有幫助
上傳時間: 2014-01-04
上傳用戶:waizhang
資源簡介:很好的VHDL源碼,里面有不少實用的實例!
上傳時間: 2013-12-23
上傳用戶:hullow