該論文的工作主要分為兩部分,第一部分是介紹與數(shù)字高清晰度電視(HDTV)碼流發(fā)生器配套的信源解碼板的設(shè)計(jì)與實(shí)現(xiàn).信源解碼板是整個(gè)碼流發(fā)生器的重要組成部分,該論文在介紹相關(guān)標(biāo)準(zhǔn)MPEG-2和AC-3以及整個(gè)碼流發(fā)生器功能的基礎(chǔ)上提出了用ST公司的芯片組實(shí)現(xiàn)HDTV信源解碼板的設(shè)計(jì)方案.論文詳細(xì)分析了各個(gè)功能模塊的具體設(shè)計(jì)方法以及實(shí)現(xiàn)時(shí)應(yīng)注意的問題.目前該課題已經(jīng)成功結(jié)題,各項(xiàng)技術(shù)指標(biāo)完全符合合作單位的要求.該論文的第二部分主要是進(jìn)行基于FPGA的顯示器測試信號發(fā)生器的研究與開發(fā).在對測試信號發(fā)生器所需產(chǎn)生的13種測試圖案和所要適應(yīng)的18種顯示格式的介紹之后,該論文提出了以FLEX10K50為核心控制芯片的顯示器測試信號發(fā)生器的設(shè)計(jì)方案.該論文詳細(xì)討論了FPGA設(shè)計(jì)中各個(gè)功能模塊的劃分和設(shè)計(jì)實(shí)現(xiàn)方法,并介紹了對FLEX10K50進(jìn)行配置的方法.
標(biāo)簽： HDTV FPGA 碼流 發(fā)生器
上傳時(shí)間： 2013-04-24
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一種CAN總線開發(fā)板的所有源代碼與原理圖
上傳時(shí)間： 2013-06-10
上傳用戶：mqien
使用最常用的RTL8019芯片的以太網(wǎng)開發(fā)板全部資料，包括源程序、原理圖等。
標(biāo)簽： 8019 RTL 以太網(wǎng) 開發(fā)板
上傳時(shí)間： 2013-07-23
上傳用戶：Neal917
Protel四層板與內(nèi)層分割教程,上手者實(shí)用教程。
上傳時(shí)間： 2013-06-19
上傳用戶：neibuzhuzu
中英文對照，描述板級測試的各個(gè)方面，并提出板極測試可能出現(xiàn)的問題
標(biāo)簽： 板級測試
上傳時(shí)間： 2013-08-03
上傳用戶：xzt
FL2440開發(fā)板底板原理圖,支持WINCE6.0，LINUX2.60，安卓系統(tǒng)
標(biāo)簽： 2440 FL 開發(fā)板 底板原理圖
上傳時(shí)間： 2013-04-24
上傳用戶：拔絲土豆
本文首先在介紹多用戶檢測技術(shù)的原理以及系統(tǒng)模型的基礎(chǔ)上，對比分析了幾種多用戶檢測算法的性能，給出了算法選擇的依據(jù)。為了同時(shí)克服多址干擾和多徑干擾，給出了融合多用戶檢測與分集合并技術(shù)的接收機(jī)結(jié)構(gòu)。 接著，針對WCDMA反向鏈路信道結(jié)構(gòu)，介紹了擴(kuò)頻使用的OVSF碼和擾碼，分析了擾碼的延時(shí)自相關(guān)特性和互相關(guān)特性，指出了存在多址干擾和多徑干擾的根源。在此基礎(chǔ)上，給出了解相關(guān)檢測器的數(shù)學(xué)公式推導(dǎo)和結(jié)構(gòu)框圖，并仿真研究了用戶數(shù)、擴(kuò)頻比、信道估計(jì)精度等參數(shù)對系統(tǒng)性能的影響。 常規(guī)的干擾抵消是基于chip級上的抵消，需要對用戶信號重構(gòu)，因此具有較高的復(fù)雜度。在解相關(guān)檢測器的基礎(chǔ)上，衍生出符號級上的干擾抵消。通過仿真，給出了算法中涉及的干擾抑制控制權(quán)值、干擾抵消級數(shù)等參數(shù)的最佳取值，并進(jìn)行了算法性能比較。仿真結(jié)果驗(yàn)證了該算法的有效性。 最后，介紹了WCDMA系統(tǒng)移動臺解復(fù)用技術(shù)的硬件實(shí)現(xiàn)，在FPGA平臺上分別實(shí)現(xiàn)了與基站和安捷倫8960儀表的互聯(lián)互通。
標(biāo)簽： WCDMA FPGA 多用戶檢測 下行鏈路
上傳時(shí)間： 2013-07-29
上傳用戶：jiangxin1234
隨著電信數(shù)據(jù)傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長,無法滿足特定客戶對高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調(diào)整機(jī)制,可以動態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語言設(shè)計(jì),通過前仿真和后仿真的驗(yàn)證.以30萬門的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿足設(shè)計(jì)要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計(jì)
上傳時(shí)間： 2013-07-16
上傳用戶：asdkin
隨著信息社會的發(fā)展，人們要處理的各種信息總量變得越來越大，尤其在處理大數(shù)據(jù)量與實(shí)時(shí)處理數(shù)據(jù)方面，對處理設(shè)備的要求是非常高的。為滿足這些要求，實(shí)時(shí)快速的各種CPU、處理板應(yīng)運(yùn)而生。這類CPU與板卡處理數(shù)據(jù)速度快，效率高，并且不斷的完善與發(fā)展。此類板卡要求與外部設(shè)備通訊，同時(shí)也要進(jìn)行內(nèi)部的數(shù)據(jù)交換，于是板卡的接口設(shè)備調(diào)試與內(nèi)部數(shù)據(jù)交換也成為必須要完成的工作。本文所作的工作正是基于一種高速通用信號處理板的外部接口和內(nèi)部數(shù)據(jù)通道的設(shè)計(jì)。 本文首先介紹了通用信號處理板的應(yīng)用開發(fā)背景，包括此類板卡使用的處理芯片、板上設(shè)備、發(fā)展概況以及和外部相連的各種總線概況，同時(shí)說明了本人所作的主要工作。 其次，介紹了PCI接口的有關(guān)規(guī)范，給出了通用信號處理板與CPCI的J1口的設(shè)計(jì)時(shí)序；介紹了DDR存儲器的概況、電平標(biāo)準(zhǔn)以及功能寄存器，并給出了與DDR．存儲器接口的設(shè)計(jì)時(shí)序；介紹了片上主要數(shù)據(jù)處理器件TS-202的有關(guān)概況，設(shè)計(jì)了板卡與DSP的接口時(shí)序。 再次，介紹了Altera公司FPGA的程序設(shè)計(jì)流程，并使用VHDL語言編程完成各個(gè)模塊之間的數(shù)據(jù)傳遞，并重點(diǎn)介紹了DDR控制核的編寫。 再次，介紹了WDM驅(qū)動程序的結(jié)構(gòu)，程序設(shè)計(jì)方法等。 最后，通過從工控機(jī)向通用信號處理板寫連續(xù)遞增的數(shù)據(jù)驗(yàn)證了整個(gè)系統(tǒng)已經(jīng)正常工作。實(shí)現(xiàn)了信號處理板內(nèi)部數(shù)據(jù)通道設(shè)計(jì)以及與外部接口的通訊；并且還提到了對此設(shè)計(jì)以后地完善與發(fā)展。 本文所作的工作如下： 1、設(shè)計(jì)完成了處理板各接口時(shí)序，使處理板可以從接口接受/發(fā)送數(shù)據(jù)。 2、完成了FPGA內(nèi)部的數(shù)據(jù)通道的設(shè)計(jì)，使數(shù)據(jù)可以從CPCI準(zhǔn)確的傳送到DSP進(jìn)行處理，并編寫了DSP的測試程序。 3、完成了DDR SDRAM控制核的VHDL程序編寫。 4、完成了PCI驅(qū)動程序的編寫。
標(biāo)簽： FPGA 高速并行 信號處理板 數(shù)據(jù)接口
上傳時(shí)間： 2013-06-30
上傳用戶：唐僧他不信佛
三星官方6410核心板原理圖，經(jīng)典，與大家分享
上傳時(shí)間： 2013-04-24
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