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預(yù)測技術(shù)

跟類神經(jīng)網(wǎng)路有點(diǎn)像的東西

跟類神經(jīng)網(wǎng)路有點(diǎn)像的東西，不過現(xiàn)今最常拿來就是做分類也就是說，如果我有一堆已經(jīng)分好類的東西（可是分類的依據(jù)是未知的！），那當(dāng)收到新的東西時(shí)， SVM 可以預(yù)測 (predict) 新的資料要分到哪一堆去。

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上傳時(shí)間： 2014-01-18

上傳用戶：hasan2015
FLIR 雷達(dá)產(chǎn)品簡介

文件中詳細(xì)介紹 FLIR 雷達(dá)產(chǎn)品的各項(xiàng)技術(shù)數(shù)據(jù)

標(biāo)簽： FLIR 雷達(dá)

上傳時(shí)間： 2015-03-18

上傳用戶：戴斗笠的神秘人
FLIR 雷達(dá) 重要技術(shù)單元

文件中詳細(xì)列舉出FLIR雷達(dá)產(chǎn)品所使用的頻率波段以及發(fā)射功率資訊！

標(biāo)簽： FLIR 雷達(dá)

上傳時(shí)間： 2015-03-18

上傳用戶：戴斗笠的神秘人
ESD Protection in CMOS ICs

在互補(bǔ)式金氧半(CMOS)積體電路中，隨著量產(chǎn)製程的演進(jìn)，元件的尺寸已縮減到深次微米(deep-submicron)階段，以增進(jìn)積體電路(IC)的性能及運(yùn)算速度，以及降低每顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現(xiàn)一些可靠度的問題。在次微米技術(shù)中，為了克服所謂熱載子(Hot-Carrier)問題而發(fā)展出 LDD(Lightly-Doped Drain) 製程與結(jié)構(gòu); 為了降低 CMOS 元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發(fā)展出 Silicide 製程; 為了降低 CMOS 元件閘級的寄生電阻 Rg，而發(fā)展出 Polycide 製程 ; 在更進(jìn)步的製程中把 Silicide 與 Polycide 一起製造，而發(fā)展出所謂 Salicide 製程

標(biāo)簽： Protection CMOS ESD ICs in

上傳時(shí)間： 2020-06-05

上傳用戶：shancjb
SSL測試技朮說明文檔﹐解決SSL測試相關(guān)問題﹐英文。

SSL測試技朮說明文檔﹐解決SSL測試相關(guān)問題﹐英文。

標(biāo)簽： SSL 英文

上傳時(shí)間： 2013-12-09

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:::::::讀心術(shù)::::::: “吉普賽人祖?zhèn)鞯纳衿孀x心術(shù).它能測算出你的內(nèi)心感應(yīng)”

:::::::讀心術(shù)::::::: “吉普賽人祖?zhèn)鞯纳衿孀x心術(shù).它能測算出你的內(nèi)心感應(yīng)”

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上傳時(shí)間： 2015-08-27

上傳用戶：s363994250
AVR ATmega48 SPI最簡單測試碼！透過spi_data[x]陣列寫入想要傳送的資料

AVR ATmega48 SPI最簡單測試碼！透過spi_data[x]陣列寫入想要傳送的資料，而x則是控制傳送第x筆數(shù)，而接腳輸出則在PortB的預(yù)設(shè)接腳內(nèi)，只要修改spi_data就可以透過示波器看到SPI的信號(hào)了！

標(biāo)簽： spi_data ATmega AVR SPI

上傳時(shí)間： 2014-06-09

上傳用戶：jcljkh
網(wǎng)絡(luò)奇技贏巧大搜捕

網(wǎng)絡(luò)奇技贏巧大搜捕

標(biāo)簽： 網(wǎng)絡(luò)

上傳時(shí)間： 2013-04-15

上傳用戶：eeworm
網(wǎng)絡(luò)奇技贏巧大搜捕.pdf

專輯類-網(wǎng)絡(luò)及電腦相關(guān)專輯-114冊-4.31G 網(wǎng)絡(luò)奇技贏巧大搜捕.pdf

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上傳時(shí)間： 2013-07-25

上傳用戶：小寶愛考拉
pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時(shí)間： 2013-10-22

上傳用戶：pei5