51單片機的原理圖，畫pcb板時非常實用。都是分塊的 每個模塊都分得很細。很好用@！
上傳時間： 2013-07-01
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PWM(脈沖寬度調制)是一種利用數字信號來控制模擬電路的控制技術，廣泛應用于電源、電機、伺服系統、通信系統、電子控制器、功率控制等電力電子設備。PWM技術在逆變電路中的應用最為廣泛，也是變頻技術的核心，同時在機床，液壓位置控制系統等機械裝置中也發揮著重要的作用。PWM技術已經成為控制領域的一個熱點，因此研究PWM發生器對于基礎理論的發展和技術的改進都有十分重要的意義。 論文研究的主要內容是用任意波形作為調制信號通過特定的方法來產生所需要的PWM波形，任意波形的合成和PWM波形的生成是兩個主要任務。任意波形的合成是課題設計的一個難點，也是影響系統性能的關鍵因素之一。論文中波形合成采用直接數字頻率合成(DDS)技術來實現。DDS技術以相位為地址，通過查找離散幅度數據進行波形合成，具有輸出波形相位變化連續、分辨率高、頻率轉換速率快的優點，而且通過設置控制字可靈活方便地改變輸出頻率，是目前波形合成的主流方法。 實現PWM發生器的設計方法有多種。在綜合比較了單片機、DSP、ARM等常用開發工具特點的基礎上，本文提出了一種以可編程邏輯器件(PLD)為主體，單片機輔助配合的設計方法。隨著計算機技術和微電了技術的迅速發展，可編程邏輯器件的集成度和容量越來越大，基于PLD的設計方法正逐步成為一種主流于段，是近些年來電子系統設計的一個熱點。整個系統分為模擬波形產生、單片機控制電路、FPGA內部功能模塊三大部分。FPGA部分的設計是以Altera公司的Quartus Ⅱ軟件為開發平臺，采用VHDL語言為主要輸入手段來完成內部各功能模塊的設計輸入、編譯、仿真等調試工作，目標載體選用性價比比較高的Altera公司的CycloneⅡ系列的器件；單片機控制電路主要負責控制字的設置和顯示，波形數據的接受與發送；用MATLAB軟件完成仟意波形的繪制和模擬任務。 論文共分五章，詳細介紹了課題的背景、PWM發生器的發展和應用以及選題的目的和意義等，論述了系統設計方案的可行性，對外圍電路和FPAG內部功能模塊的設計方法進行了具體說明，并對仿真結果、系統的性能、存在的問題和改進方法等進行了分析和闡述。整個設計滿足PWM發生器的任務和功能要求，設計方法可行。
上傳時間： 2013-06-03
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數字語音通信是當前信息產業中發展最快、普及面最廣的業務。語音信號壓縮編碼是數字語音信號處理的一個方面，它和通信領域聯系最為密切。在現有的語音編碼中，美國聯邦標準混合激勵線性預測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質量，具有廣闊的應用前景。 FPGA作為一種快速、高效的硬件平臺在數字信號處理和通信領域具有著獨特的優勢?，F代大容量、高速度的FPGA一般都內嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現數字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預測聲碼器的研究與設計。首先介紹了語音編碼研究的發展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎上，提出了利用DSP Builder在Matlab中建模的思路及實現過程，最后本文把重點放在MELP聲碼器的編解碼器設計上，利用DSP Builder、QuartusⅡ分別設計了其中的濾波器、分幀加窗處理、線性預測分析等關鍵模塊。 在Simulink環境下運用SignalCompiler對編解碼系統進行功能仿真，為了便于仿真，系統中沒有設計的模塊在Simulink中用數學模型代替，仿真結果表明，合成語音信號與原始信號很好的擬合，系統編解碼后語音質量基本良好。
上傳時間： 2013-06-02
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數字存儲示波器（DSO）上世紀八十年代開始出現，由于當時它的帶寬和分辨率較低，實時性較差，沒有具備模擬示波器的某些特點，因此并沒有受到人們的重視。隨著數字電路、大規模集成電路及微處理器技術的發展，尤其是高速模/數（A/D）轉換器及半導體存儲器（RAM）的發展，數字存儲示波器的采樣速率和實時性能得到了很大的提高，在工程測量中，越來越多的工程師用DSO來替代模擬示波器。 本文介紹了一款雙通道采樣速率達1GHz，分辨率為8Bits，實時帶寬為200MHz數字存儲示波器的研制。通過對具體功能和技術指標的分析，提出了FPGA＋ARM架構的技術方案。然后，本文分模塊詳細敘述了整機系統中部分模塊，包括前端高速A/D轉換器和FPGA的硬件模塊設計，數據處理模塊軟件的設計，以及DSO的GPIB擴展接口邏輯模塊的設計。 本文在分析了傳統DSO架構的基礎上，提出了本系統的設計思想和實現方案。在高速A/D選擇上，國家半導體公司2005年推出的雙通道采樣速率達500MHz高速A/D轉換器芯片ADC08D500，利用其雙邊沿采樣模式（DES）實現對單通道1GHz的采樣速率，并且用Xilinx公司Spraten-3E系列FPGA作為數據緩沖單元和存儲單元，提高了系統的集成度和穩定性。其中，FPGA緩沖單元完成對不同時基情況下多通道數據的抽取，處理單元完成對數據正弦內插的計算，而DSO中其余數據處理功能包括數字濾波和FFT設計在后端的ARM內完成。DSO中常用的GPIB接口放在FPGA內集成，不僅充分利用了FPGA內豐富的邏輯資源，而且降低了整機成本，也減少了電路規模。 最后，利用ChipscopePro工具對采樣系統進行調試，并分析了數據中的壞數據產生的原因，提出了解決方案, 并給出了FPGA接收高速A/D的正確數據。
上傳時間： 2013-07-07
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上傳時間： 2013-06-10
上傳用戶：moshushi0009
在圖像處理及檢測系統中，實時性要求往往影響著系統處理速度的性能。本文在分析研究視頻檢測技術及方法的基礎上，應用嵌入式系統設計和圖像處理技術，以交通信息視頻檢測系統為研究背景，展開了基于FPGA視頻圖像檢測技術的研究與應用，通過系統仿真驗證了基于FPGA架構的圖像并行處理和檢測系統具有較高的實時處理能力，能夠準確并穩定地檢測出運動目標的信息?？梢奆PGA對提高視頻檢測及處理的實時性是一個較好的選擇。 本文主要研究的內容有： 1．分析研究了視頻圖像檢測技術，針對傳統基于PC構架和DSP處理器的視頻檢測系統的弊端，并從可靠性、穩定性、實時性和開發成本等因素考慮，提出了以FPGA芯片作為中央處理器的嵌入式并行數據處理系統的設計方案。 2．應用模塊化的硬件設計方法，構建了新一代嵌入式視頻檢測系統的硬件平臺。該系統由異步FIFO模塊、圖像空間轉換模塊、SRAM幀存控制模塊、圖像預處理模塊和圖像檢測模塊等組成，較好地解決了圖像采樣存儲、處理和傳輸的問題，并為以后系統功能的擴展奠定了良好的基礎。 3．在深入研究了線性與非線性濾波幾種圖像處理算法，分析比較了各自的優缺點的基礎上，本文提出一種適合于FPGA的快速圖像中值濾波算法，并給出該算法的硬件實現結構圖，應用VHDL硬件描述語言編程、實現，仿真結果表明，快速中值濾波算法的處理速度較傳統算法提高了50％，更有效地降低了系統資源占用率和提高了系統運算速度，增強了檢測系統的實時性能。 4．研究了基于視頻的交通車流量檢測算法，重點討論背景差分法，圖像二值化以及利用直方圖分析方法確定二值化的閾值，并對圖像進行了直方圖均衡處理，提高圖像檢測精度。并結合嵌入式系統處理技術，在FPGA系統上研究設計了這些算法的硬件實現結構，用VHDL語言實現，并對各個模塊及相應算法做出了功能仿真和性能分析。 5．系統仿真與驗證是整個FPGA設計流程中最重要的步驟，針對現有仿真工具用手動設置輸入波形工作量大等弊病，本文提出了一種VHDL測試基準(TestBench)方法解決系統輸入源仿真問題，用TEXTIO程序包設計了MATLAB與FPGA仿真軟件的接口，很好地解決了仿真測試中因測試向量龐大而難以手動輸入的問題。并將系統的仿真結果數據在MATLAB上還原為圖像，方便了系統測試結果的分析與調試。系統測試的結果表明，運動目標的檢測基本符合要求，可以排除行走路人等移動物體(除車輛外)的噪聲干擾，有效地檢測出正確的目標。 本文主要研究了基于FPGA片上系統的圖像處理及檢測技術，針對FPGA技術的特點對某些算法提出了改進，并在MATLAB、QuartusⅡ和ModelSim軟件開發平臺上仿真實現，仿真結果達到預期目標。本文的研究對智能化交通監控系統的車流量檢測做了有益探索，對其他場合的圖像高速處理及檢測也具有一定的參考價值。
上傳時間： 2013-07-13
上傳用戶：woshiayin
本文完成了一種高速高性能數字脈沖壓縮處理器的設計和FPGA實現，包括系統架構設計、方案論證及仿真、算法實現、結果的測試等。 緒論部分首先闡明了本課題研究的背景和意義，概述了雷達數字脈沖壓縮系統的主要研究內容，關鍵技術及其發展趨勢，然后介紹了數字脈沖壓縮系統設計與實現的要求，最后給出了本文的主要研究內容。 第二章敘述了線性調頻信號脈沖壓縮的基本原理，對系統設計的實現方法進行了實時性方面的論證，并基于MATLAB做了仿真分析。 第三章從數字系統結構化設計方面將本系統劃分為三個部分：輸入部分、脈壓計算部分、輸出部分，并在流程圖中對各部分所要實現的功能做了介紹。 第四章首先總結了數字脈沖壓縮的實現途徑；提出了基于自定制浮點數據格式和分時復用蝶型結構的數字脈沖壓縮系統設計思想，對其關鍵技術進行了深入的研究。 第五章對輸入輸出模塊的功能做了詳細的描述，設計了具體的結構和電路。 第六章針對系統的測試驗證，提出面向SOC的模塊驗證和系統軟硬協同驗證的驗證策略。通過Link for Modelsim工具，實現MATAB與Modelsim之間對VHDL代碼的聯合仿真測試，通過在線邏輯分析工具ChipScope，完成系統的片上測試，并分析系統的性能，證明系統的可實用性。滿足設計的要求。 本文研制的數字脈沖壓縮處理器具有動態范圍大、處理精度高、處理能力強、體積小、重量輕、實時性好的優點，為設計高性能的現代雷達信號處理系統提供了可靠的保證。
上傳時間： 2013-07-01
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8051處理器自誕生起近30年來，一直都是嵌入式應用的主流處理器，不同規模的805l處理器涵蓋了從低成本到高性能、從低密度到高密度的產品。該處理器極具靈活性，可讓開發者自行定義部分指令，量身訂制所需的功能模塊和外設接口，而且有標準版和經濟版等多種版本可供選擇，可讓設計人員各取所需，實現更高性價比的結構。如此多的優越性使得8051處理器牢固地占據著龐大的應用市場，因此研究和發展8051及與其兼容的接口具有極大的應用前景。在眾多8051的外設接口中，I2C總線接口扮演著重要的角色。通用的12C接口器件，如帶12C總線的RAM，ROM，AD／DA，LCD驅動器等，越來越多地應用于計算機及自動控制系統中。因此，本論文的根本目的就是針對如何在8051內核上擴展I2C外設接口進行較深入的研究。 本課題項目采用可編程技術來開發805l核以及12C接口。由于8051內核指令集相容，我們能借助在現有架構方面的經驗，發揮現有的大量代碼和工具的優勢，較快地完成設計。在8051核模塊里，我們主要實現中央處理器、程序存儲器、數據存儲器、定時／計數器、并行接口、串行接口和中斷系統等七大單元及數據總線、地址總線和控制總線等三大總線，這些都是標準8051核所具有的模塊。在其之上我們再嵌入12C的串行通信模塊，采用自下而上的方法，逐次實現一位的收發、一個字節的收發、一個命令的收發，直至實現I2C的整個通信協議。 8051核及I2C總線的研究通過可編程邏輯器件和一塊外圍I2C從設備TMPl01來驗證。本課題的最終目的是可編程邏輯器件實現的8051核成功并高效地控制擴展的12C接口與從設備TMPl01通信。 用EP2C35F672C6芯片開發的12C接口，數據的傳輸速率由該芯片嵌入8051微處理的時鐘頻率決定。經測試其傳輸速率可達普通速率和快速速率。 目前集成了該12C接口的8051核已經在工作中投入使用，主要用于POS設備的用戶數據加密及對設備溫度的實時控制。雖然該設備尚未大批量投產，但它已成功通過PCI(PaymentCardIndustry)協會認證。
上傳時間： 2013-06-18
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在數字電視系統中，MPEG-2編碼復用器是系統傳輸的核心環節，所有的節目、數據以及各種增值服務都是通過復用打包成傳輸流傳輸出去。目前，只有少數公司掌握復用器的核心算法技術，能夠采用MPEG-2可變碼率統計復用方法提高帶寬利用率，保證高質量圖像傳輸。由于目前正處廣播電視全面向數字化過渡期間，市場潛力巨大，因此對復用器的研究開發非常重要。本文針對復用器及其接口技術進行研究并設計出成形產品。 文中首先對MPEG-2標準及NIOS Ⅱ軟核進行分析。重點研究了復用器中的部分關鍵技術：PSI信息提取及重構算法、PID映射方法、PCR校正及CRC校驗算法，給出了實現方法，并通過了硬件驗證。然后對復用器中主要用到的AsI接口和DS3接口進行了分析與研究，給出了設計方法，并通過了硬件驗證。 本文的主要工作如下： ●首先對復用器整體功能進行詳細分析，并劃分軟硬件各自需要完成的功能。給出復用器的整體方案以及ASI接口和DS3接口設計方案。 ●在FPGA上采用c語言實現了PSI信息提取與重構算法。 ●給出了實現快速的PID映射方法，并根據FPGA特點給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩定性。 ●采用Verilog設計了SI信息提取與重構的硬件平臺，并用c語言實現了SDT表的提取與重構算法，在FPGA中成功實現了動態分配內存空間。 ●在FPGA上實現了．ASI接口，主要分析了位同步的實現過程，實現了一種新的快速實現字節同步的設計。 ●在FPGA上實現了DS3接口，提出并實現了一種兼容式DS3接口設計。并對幀同步設計進行改進。 ●完成部分PCB版圖設計，并進行調試監測。 本復用器設計最大特點是將軟件設計和硬件設計進行合理劃分，硬件平臺及接口采用Verilog語言實現，PSI信息算法主要采用c語言實現。這種軟硬件的劃分使系統設計更加靈活，且軟件設計與硬件設計可同時進行，極大的提高了工作效率。 整個項目設計采用verilog和c兩種語言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設計平臺下設計實現。根據此方案已經開發出兩臺帶有ASI和DS3接口的數字電視TS流復用器，經測試達到了預期的性能和技術指標。
上傳時間： 2013-06-10
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圖像采集和處理技術在機器視覺和圖像分析等諸多領域應用十分廣泛，大部分情況下，采集卡只需將前端相機捕獲的圖像信息正確地傳回計算機即可。但是在要求較高的應用場合需要采集卡能準確控制外部光源和相機，完成圖像采集，預處理，數據傳輸。只有這樣，用戶才可以根據不同的興趣和需求對特定的某些圖像進行采集、傳輸以及處理，以達到某種分析目的。 本文根據國家985二期項目“三維粒子圖像測速系統”的圖像采集與處理需要，設計開發了一款以FPGA為核心控制芯片的嵌入式圖像采集卡。采集卡以FPGA為邏輯和算法實現的核心器件，不僅實現了傳統意義上的圖像采集，而且實現了CCD相機控制和激光器同步曝光功能，打破了以往單純靠增加硬件設備實現同步控制的方法，簡化了系統硬件結構并節約系統成本。此外，在系統中嵌入了圖像增強算法和采用PCI接口與計算機連接滿足了高速采集的要求。同時，采用市場上廣泛應用的Camera Link作為采集卡的圖像輸入接口，提高了系統的通用性、傳輸速率和抗干擾能力，簡化圖像獲取設備和模擬攝像頭之間需要視頻解碼等連接。具有嵌入式處理功能，光源同步和相機控制的采集卡將使機器視覺系統，圖像測速等諸多領域的圖像采集應用變得更為便捷。 論文首先對圖像采集卡系統的組成、整體方案和可行性進行了論證。然后給出了圖像采集卡的硬件設計。在此部分結合整體設計方案，討論芯片的選型問題。根據所選芯片的本身特點，分模塊地對圖像采集卡的硬件設計原理進行了詳細的闡述。接下來是圖像采集卡的軟件設計部分。用VHDL和原理圖結合的方法對FPGA進行編程，實現了圖像采集系統的各個功能模塊。根據圖像采集系統的要求用DriverWorks軟件設計了圖像采集卡的WDM底層驅動程序和上層應用程序。最后是用FPGA實現了帶修改參數的硬件嵌入式圖像處理算法——圖像增強。論文中使用QUARTUS軟件嵌入的邏輯分析儀SignalTap對FPGA設計的模塊進行了硬件調試，給出了調試的時序圖和調試結果，經測試分析該采集卡滿足“三維粒子圖像測速系統”的要求，達到了預期目標。
上傳時間： 2013-04-24
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