FPGA器件在通信、消費類電子等領域應用越來越廣泛，隨著FPGA規模的增大、功能的加強對時鐘的要求也越來越高。在FPGA中嵌入時鐘發生器對解決該問題是一個不錯的選擇。本論文首先，描述并分析了電荷泵鎖相環時鐘發生器的體系結構、組成單元及各單元的非理想特性；然后討論并分析了電荷泵鎖相環的小信號特性和瞬態特性；并給出了電荷泵鎖相環器件參數的計算表達式。其次，研究了環形振蕩器和鎖相環的相位噪聲特性。由于噪聲性能是時鐘發生器設計中的關鍵指標，本工作對此進行了較為詳細的分析。相位噪聲和抖動是衡量時鐘信號的兩個主要指標。文中從理論上推導了一階鎖相環的噪聲特性，并建立了由噪聲分析抖動和由抖動分析噪聲的解析表達式關系，并討論了環路低噪聲設計的基本原則。在前面討論和分析的基礎上，利用Hynix0.35umCMOS工藝設計了200MHz電荷泵鎖相環時鐘發生器，并進行了仿真。設計中環形振蕩器的延遲單元采用replica偏置結構，把延遲單元輸出擺幅限定在確定范圍，尾電流源采用cascode結構，增強電路對電源和襯底噪聲的抑制作用。通過增加限流管，改善電荷泵中的開關的非理想特性。
上傳時間： 2013-04-24
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在直流電氣傳動系統中使用的可控直流電源大部分是晶閘管相控整流電源,而晶閘管觸發脈沖形成單元是晶閘管相控整流系統的重要組成部分.該設計采用現場可編程門陣列控制實現了晶閘管觸發器的數字化,與傳統的晶閘管觸發控制器相比有脈沖對稱度好等許多優點,具有廣闊的應用前景.該論文首先系統分析了晶閘管觸發器的各種性能指標,并對常見的觸發器進行了分類.通過分析不同類型觸發器的優缺點,最終確定采用三相同步的絕對觸發方式,這種方式在控制器內部資源允許的前提下,在外圍電路很少的情況下就能實現高性能控制,簡化了系統設計.其次,對開發硬件和軟件以及編程語言進行了介紹.另外,詳細闡述了采用現場可編程門陣列EPFl0K10器件實現具有相序自適應、缺相保護等功能的晶閘管觸發器的軟硬件設計.最后,使用自主開發的觸發器構成一套三相全控橋整流設備,并給出了實驗結果和波形分析.試驗結果表明,該論文設計的基于FPGA/CPLD的晶閘管智能觸發控制器能夠滿足一般工業控制要求,達到了預期的目的.
上傳時間： 2013-04-24
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該文進行的設計作為數控系統大課題中的一個子課題,主要研究利用PCI總線來實現對外圍IO的操作,硬件上包括設計一塊PCI接口卡并測試通過,軟件上實現了PCI接口卡在Linux下的驅動和用軟PLC來實現對外圍IO的操作.該文在比較幾種微機總線的基礎上,為了實現數控系統高速、高精度、低功耗的要求,采用PCI總線進行設計.隨著可編程邏輯器件的發展,為在一片PLD芯片內實現復雜的邏輯控制提供了條件.該文在綜合比較開發PCI卡的幾種方法的基礎上,選擇了使用FPGA來實現PCI接口卡設計.用VHDL語言對FPGA編程,采用模塊化的設計方法進行設計,用狀態機來控制PCI邏輯的時序.設計首先在EDA軟件上仿真通過后,制作成PCI板卡并在現場調試通過.為方便所設計的PCI卡在數控系統及其它系統中應用,該文設計了PCI卡在Linux下的設備驅動程序,主要包括設備的注冊與注銷、與Linux內核的接口、相關的入口函數、驅動程序的編碼、編譯、加載與卸載等,并編寫了相應的測試代碼,在Linux環境下調試通過.為了解決數控系統中PLC的應用問題,該文還設計了PCI卡在軟PLC中的應用.采用的軟PLC軟件是Linux下的MatPLC軟件.在詳細討論MatPLC工作原理的基礎上,設計了一個輸入模塊、一個輸出模塊和一個MatPLC配置文件.輸入模塊通過驅動程序從PCI卡中讀取數據,傳送到MatPLC內核的全局變量中,輸出模塊從內核全局變量讀取數據并進行邏輯運算,再輸出到PCI卡.將他們編譯通過,并進行測試,最終實現軟PLC對外圍IO端口的讀寫.該論文受到廣東省科技攻關項目[2002A1040402]、廣東省科技攻關項目[2003C101002]、廣州市重大科技攻關計劃[2002Z1-D0051]的資助.
上傳時間： 2013-07-18
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隨著半導體技術與數字集成電路(微處理器、存貯器以及標準邏輯門電路等)技術的迅速發展，特別是隨著計算機技術的發展，在工業生產和科學技術研究的各行各業中，人們利用PC機的強大處理功能代替傳統儀器的某些部件，開發出各種測量儀器(虛擬儀器)，傳統儀器的數字邏輯部分多是采用分立集成電路(IC)組成，分立IC愈多，給系統的電路設計、調試及維護帶來諸多不便。而隨著EDA技術的飛速發展，大規模可編程邏輯芯片CPLD / FPGA應運而生。這類芯片可以替代幾十甚至上百塊通用IC芯片，而且，因其可用硬件描述語言進行芯片設計、支持在線編程和在系統編程等優點而備受青睞。本課題主要是用FPGA實現一個驗證平臺。用于SOC及IPCore的驗證。用FPGA系統驗證板實現在實際硬件環境中的驗證可以彌補ASIC 設計流程中仿真的不足, 通過該驗證也可以加快ASIC設計且降低由于邏輯問題所造成ASIC 開發中的成本損耗。本文首先介紹了EDA技術的發展，然后介紹了FPGA，SOC,和IPCore的一些基本概念，分析了FPGA在現代集成電路設計領域的一些應用。最后，具體設計了一塊用設計驗證的開發板，并討論了其設計結構，流程及驗證方法。
上傳時間： 2013-05-16
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本文結合工程需要詳細論述了一種數字相位計的實現方法，該方法是基于FPGA(現場可編程門陣列)芯片運用FFT(快速傅立葉變換)算法完成的。首先，從相位測量的原理出發，分析了傳統相位計的缺點，給出了一種高可靠性的相位檢測實用算法，其算法核心是對采集信號進行FFT變換，通過頻譜分析，實現對參考信號和測量信號初相位的檢測，并同時闡述了FPGA在實現數字相位計核心FFT算法中的優勢。在優化的硬件結構中，利用多個乘法器并行運算的方式加快了蝶形運算單元的運算速度；內置雙端口RAM、旋轉因子ROM使數據存儲的速度得到提高；采用了流水線的工作方式使數據的存儲、運算在時間上達到匹配。整個設計采用VHDL(超高速硬件描述語言)語言作為系統內部硬件結構的描述手段，在Altera的QuartusⅡ軟件支持下完成。仿真結果表明，基于FPGA實現的FFT算法無論在速度和精度上都滿足了相位測量的需要，其運算64點數據僅需27.5us，最大誤差在1％之內。
上傳時間： 2013-05-16
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隨著無線通信的應用日益廣泛，無線通信系統的種類也越來越繁雜，但是由于不同通信系統的工作頻段、調制方式、通信協議等原理結構上存在差異而極大限制了不同系統之間的互通。軟件無線電擺脫了硬件體系結構的束縛，成為解決不同通信體制之間互操作問題和開展多種通信業務的最佳途徑，具有巨大的商業和軍事價值，被喻為無線電通信領域一次新的技術革命。 本文首先回顧了軟件無線電的提出和發展現狀，然后論述了軟件無線電的基本理論和數學模型。在此理論和模型的基礎上，設計了軟件無線電接收機的硬件平臺。該平臺包括射頻部分、中頻處理部分和基帶處理部分。射頻部分由天線和無線接收機組成；中頻部分先將接收機輸出的模擬信號數字化，然后再通過FPGA實現下變頻；基帶部分主要由DSP和嵌入式系統組成，完成解調、同步等處理并可以進行一些其他的應用。其中的嵌入式系統的主處理器是基于ARM7-TDMI內核的LPC2200芯片，為了實現開發的方便在此芯片上移植了uC/OS-Ⅱ嵌入式時實內核。 軟件無線電接收機是一個很龐大的體系，其中的數字下變頻器DDC是一個非常關鍵的組成部分，在這部分中可方便的對接收頻段、濾波器特性等進行編程控制，極大的提高了通信設備的性能和靈活性，因此本文的重點在于數字下變頻器的設計與實現。實現下變頻的方法有很多種，由于FPGA在速度和靈活性上的優勢，其應用也越來越廣泛，因此主要采用了居于領導地位的XILINX公司的SPATAN-Ⅱ芯片來實現數字下變頻的功能。
上傳時間： 2013-04-24
上傳用戶：mfhe2005
微電子技術的發展，特別是可編程邏輯器件的產生加速了電子設計技術的發展，現代電子設計技術的核心日趨轉向基于計算機的電子設計自動化技術，即EDA技術。EDA技術采用的自頂向下設計流程代替了原有的自下而上設計流程，縮短了集成電路的開發周期，節省了開發費用，促進了集成電路的發展。布局布線是計算機設計自動化的一個重要環節，也是計算機輔助設計的一個重要課題，其性能的好壞直接影響到電子設計自動化技術的可靠性。 本文首先介紹了布局布線前的背景知識，然后對學術上成熟的VPR布局布線工具所采用的算法進行了闡述，分別介紹用于布局的模擬退火算法和布線的A*迭代式迷宮搜索算法，最后重點研究了自動布線算法，并作出了以下改進；根據FPGA布線算法的需要對雙向啟發式搜索算法進行了相應的理論分析及改進；基于VPR實現了網線遞增排序方法，并與網線遞減排序進行了比較；在原有的時序驅動布線啟發式函數中引入了面積約束條件以節約FPGA布線的面積。 通過對測試數據的分析比較，發現：引入雙向啟發式搜索算法能大大增加布線拆線的速度；遞增有序比遞減有序布線減少了運行時間；時序驅動布線算法中引入面積約束后，大大減少了布線面積。
上傳時間： 2013-07-17
上傳用戶：yxgi5
在信道編碼的發展進程中，編碼研究人員一直致力于追尋性能盡可能的接近Shannon極限，且譯碼復雜度較低的信道編碼方案。1993年Berrou等提出了Turbo碼，這種碼在接近香農極限的低信噪比下仍能夠獲得較低的誤碼率，它的出現在編碼界引起了廣泛的關注，并成為編碼研究領域最新的發展方向之一。但Turbo碼也有其缺點，由于交織器的存在，致使譯碼復雜度高，譯碼時延長且因為低碼重碼字，存在錯誤平臺現象。在Turbo碼的基礎上，1994年，Pyndiah等提出了Turbo乘積碼，Turbo乘積碼繼承了Turbo碼的優點，又因為Turbo乘積碼的構造采用了線性分組碼，所以譯碼方法比Turbo碼簡單。Turbo乘積碼近年來開始被廣泛到應用到各種通信場合，大有取代傳統的卷積碼之勢。 本文首先圍繞Turbo乘積碼的編譯碼原理，闡述了涉及到的基礎知識；又據Turbo乘積碼目前的應用狀況，回顧了Turbo碼的發展歷史；其次，根據Turbo乘積碼的構造原理，探討了構造的方法，交織類型，子碼的選擇及子碼的性能；再次，研究了Turbo乘積碼的概率譯碼，基于外信息的迭代算法，研究了Chase的譯碼算法；最后通過軟件仿真實現了該迭代譯碼算法，得到的結果達到了通信接收的要求。 本文還初步的闡述了Turbo乘積碼硬件實現系統的設計方案。據實際工作中碰到的非標準信號，給出了整體模塊設計圖，及相應模塊的功能和模塊問連接的各種參數。并實現了模態下的同步搜索和去除相位模糊功能。最后根據研究中碰到的各種問題，提出了下一步工作建議和研究方向。
上傳時間： 2013-07-02
上傳用戶：ndyyliu
AES是美國于2000年10月份確立的高級加密標準，該標準的反饋鏈路模式AESCBC加密算法，用于在IPSec中替代DESCBC和3DESCBC。 加密是安全數據網絡的關鍵，要保證在公眾網上傳輸的信息不被竊取和偷聽，必須對數據進行加密。在不影響網絡性能的前提下，快速實現數據加密/解密，對于開發高性能的安全路由器、安全網關等對數據處理速度要求高的通信設備具有重要的意義。 在目前可查詢的基于FPGA技術實現AESCBC的設計中，最快的加/解密速度達到700Mbps/400MHZ。商用CPU奔騰4主頻3.06，用匯編語言編寫程序，全部資源用于加密解密，最快的加密解密速度可以達到1.4Gbps。但根據國外測試結果表明，即使開發的路由器本身就基于高性能的雙64位MIPS網絡處理器，軟件加密解決方案僅能達到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前幾種實現AESCBC的方法有缺點的情況下，在深入研究影響硬件快速實現AESCBC難點基礎上，設計出一種適應于報文加密解密的硬件快速實現AESCBC的方案，在設計中采用加密解密和密鑰展開并行工作，實現了在線提供子密鑰。在解密中采用了雙隊列技術，實現了報文解密和子密鑰展開協調工作，提高了解密速度。 本文在quartus全面仿真設計方案的基礎上，全面驗證了硬件實現AESCBC方案的正確性，全面分析了本設計加密解密的性能。并且針對設計中的流水線效率低的問題，提出改善流水線性能的方案，設計出報文級并行加密解密方案，并且給出了硬件實現VPN的初步方案。實現了單一模塊加密速度達到1.16Gbps，單一模塊解密速度達到900Mbps，多個模塊并行工作加密解密速度達到6.4Gbps。 論文最后給出了總結與展望。目前實現的AESCBC算法，只能通過仿真驗證其功能的正確性，還需要下載到芯片上做進一步的驗證。要用硬件實現整個IPSec，還要進一步開發基于FPGA的技術。總之，為了適應路由器發展的需求，還有很多技術需要研究。
上傳時間： 2013-05-29
上傳用戶：wangzhen1990
作為一項正在興起的無線應用服務,無線局域網已在機場、校園、會議室、甚至在家庭都有所應用.它正叩開高速無線數據業務市場的大門.目前,無線局域網仍處于眾多標準共存時期.每一標準的背后都有大公司或者大集團的支持.在眾多無線局域網協議中IEEE802.11a協議是很有特色的一個,它的優勢在于采用了正交頻分復用(OFDM)方式來傳輸數據,該技術可幫助提高速度和改進信號質量,并可克服干擾,因此得到眾多關注.為了讓這種高速的局域網真正應用到實際中,我們的項目就是要在硬件上實現基于IEEE802.11a協議的OFDM系統的發射機和接收機,而本文的主要工作就是用FPGA實現這個系統的內接收機.內接收機主要包括同步估計和信道估計.但是目前OFDM系統中包括同步、信道編碼、信道估計、用戶檢測、降低峰均比等一些關鍵技術在具體實現上還存在著一些困難.許多文獻對這些關鍵技術基本停留在理論上的討論,與具體的實現還存在很大的差距.因此本文通過研究同步和信道估計的多種算法的性能和其實現的復雜度,提出一種適合在IEEE802.11a協議環境下的同步算法和信道估計,用FPGA加以實現.首先本文總結了目前OFDM系統信道估計的算法.在此基礎上詳細的討論了基于IEEE802.11a協議的OFDM系統可以采用的信道估計方法:(1)提出了借助訓練序列的LS估計法和LS-average估計法,分別在AWGN信道和多徑信道對這兩種方法進行了比較,證明無論在哪種信道環境下后者性能都要好于前者.為了能夠進一步提高信道估計器的性能,在LS-average算法的基礎上提出了消噪算法(NRA).(2)提出了借助導頻的DFT插值算法.其次本文總結了目前OFDM系統同步的算法.OFDM系統同步包括定時同步和載波同步,其中定時同步又分為符號同步和抽樣同步.本文主要是研究定時同步,而載波同步只是簡單的討論,因為在這項目中這是另有負責人.本文針對基于IEEE802.11a協議的OFDM系統把定時同步分為粗定時同步和細定時同步.然后分別對粗定時同步和細定時同步進行了詳細的討論.其中對粗定時同步的方法有:利用短訓練序列和利用循環前綴,并對這兩種方法進行了比較.對細定時同步是利用導頻來跟蹤.最后根據前面兩章提出的算法所分析的結果,以及突發OFDM系統的信號和信道特征,選取了其中一種信道估計算法和定時同步算法,結合合作伙伴所提出的載波同步算法一起用FPGA實現整個基于IEEE802.11a協議的OFDM系統的內接收機,并分別測試了各個模塊的性能以及綜合模塊的性能.
上傳時間： 2013-05-26
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