<abbr id="xkbkv"><table id="xkbkv"></table></abbr> 隨著電力電子技術(shù)的發(fā)展，高速永磁無刷直流電機(jī)應(yīng)用前景越來越廣闊，有較大的研究價(jià)值，對(duì)其電磁性能進(jìn)行準(zhǔn)確的分析和設(shè)計(jì)具有重要的經(jīng)濟(jì)價(jià)值和理論意義。本文主要是圍繞著永磁無刷直流電機(jī)，尤其是高速永磁電機(jī)的磁路、電路性能的分析、鐵耗和溫升的計(jì)算、優(yōu)化設(shè)計(jì)、控制系統(tǒng)和樣機(jī)制造和實(shí)驗(yàn)等做了大量的工作： 對(duì)電機(jī)的磁路進(jìn)行分析設(shè)計(jì)：從磁路結(jié)構(gòu)入手，分析了定子鐵芯、轉(zhuǎn)子鐵芯和永磁體的各種結(jié)構(gòu)優(yōu)劣及其選型、選材的根據(jù)；講述了場(chǎng)路結(jié)合的分析計(jì)算方法；給出了極數(shù)、槽數(shù)、繞組、轉(zhuǎn)子參數(shù)、定子參數(shù)和軸承的參數(shù)確定方法。 對(duì)永磁無刷直流電機(jī)的電路進(jìn)行分析：從電機(jī)磁場(chǎng)分析入手，根據(jù)齒磁通分析計(jì)算了電樞繞組的感應(yīng)電動(dòng)勢(shì)；根據(jù)此電動(dòng)勢(shì)的波形，推導(dǎo)了三相六狀態(tài)控制時(shí)，電動(dòng)勢(shì)的電路計(jì)算模型，重點(diǎn)推導(dǎo)了電動(dòng)勢(shì)平頂寬度小于120度電角度時(shí)的電路模型，指出換相前電流波形出現(xiàn)尖峰脈沖的原因，該模型考慮了電感對(duì)高速電機(jī)性能的影響；給出了基于能量攝動(dòng)法計(jì)算繞組電感的方法。 高速永磁無刷直流電機(jī)內(nèi)的損耗尤其是鐵耗較大，根據(jù)經(jīng)驗(yàn)系數(shù)來計(jì)算鐵耗的傳統(tǒng)方法已顯得力不從心，如何準(zhǔn)確計(jì)算高速永磁無刷直流電機(jī)內(nèi)的鐵耗是困擾電機(jī)工作者的一個(gè)難題，本文根據(jù)Bertotti鐵耗分立計(jì)算模型，進(jìn)一步推導(dǎo)了考慮電機(jī)內(nèi)旋轉(zhuǎn)磁化對(duì)鐵耗的影響的鐵耗計(jì)算模型，其各項(xiàng)損耗系數(shù)是由鐵芯材料在交變磁化條件下的損耗數(shù)據(jù)通過回歸計(jì)算得到。通過實(shí)際電機(jī)的計(jì)算和實(shí)驗(yàn)測(cè)試，表明此計(jì)算模型有較高的準(zhǔn)確度。隨著電機(jī)內(nèi)損耗的增大，溫升也是一個(gè)重要問題，為了了解電機(jī)內(nèi)的溫度分部，防止局部過熱，本文建立了基于熱網(wǎng)絡(luò)法永磁無刷直流電機(jī)的溫升計(jì)算模型，并對(duì)電機(jī)進(jìn)行了溫升計(jì)算，計(jì)算結(jié)果和實(shí)際測(cè)量基本一致。 本文確立了永磁無刷直流電機(jī)的電磁計(jì)算方法，建立了優(yōu)化設(shè)計(jì)的數(shù)學(xué)模型，編制了程序，用遺傳算法成功地對(duì)高速永磁無刷直流電機(jī)的效率進(jìn)行了優(yōu)化，給出了優(yōu)化算例，并做出樣機(jī)，通過對(duì)優(yōu)化前后的方案做出樣機(jī)并進(jìn)行比較實(shí)驗(yàn)，優(yōu)化后測(cè)量損耗有了較大的減小。 對(duì)永磁無刷直流電機(jī)控制系統(tǒng)中的幾個(gè)關(guān)鍵問題進(jìn)行了研究：位置檢測(cè)技術(shù)、三相逆變電路中的功率管壓降和控制系統(tǒng)換相角問題，它們都對(duì)電機(jī)的性能有很大的影響。本文著重分析了霍爾位置傳感器原理、選型及在電機(jī)中的安裝應(yīng)用；功率管壓降對(duì)起動(dòng)電流、功率的影響問題；控制系統(tǒng)提前或滯后換相對(duì)電機(jī)電流，輸出性能的影響，提出適當(dāng)提前換相有利于電機(jī)出力。 做出永磁無刷直流電機(jī)樣機(jī)并進(jìn)行實(shí)驗(yàn)研究，主要包括高速永磁無刷直流電機(jī)、內(nèi)置式永磁無刷直流電機(jī)、高壓永磁無刷直流電機(jī)的設(shè)計(jì)、性能分析、樣機(jī)制作、實(shí)驗(yàn)分析等。建構(gòu)了對(duì)樣機(jī)進(jìn)行發(fā)電機(jī)測(cè)試、電動(dòng)機(jī)測(cè)試、損耗測(cè)量的實(shí)驗(yàn)平臺(tái)，通過在測(cè)試時(shí)使用假轉(zhuǎn)子的方法成功分離出了電機(jī)鐵耗和機(jī)械損耗，實(shí)驗(yàn)測(cè)量結(jié)果和計(jì)算結(jié)果基本一致。 總之，通過對(duì)永磁無刷直流電機(jī)的磁路、電路及性能特性的分析研究，建立了一套永磁無刷直流電機(jī)的設(shè)計(jì)理論和分析方法，并通過樣機(jī)的制造和實(shí)驗(yàn)，進(jìn)一步的驗(yàn)證了這些理論和方法的準(zhǔn)確性，這對(duì)永磁無刷直流電機(jī)的設(shè)計(jì)和應(yīng)用有很好的參考價(jià)值。
標(biāo)簽： 無刷直流電機(jī) 性能分析
上傳時(shí)間： 2013-04-24
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高速電機(jī)由于轉(zhuǎn)速高、體積小、功率密度高，在渦輪發(fā)電機(jī)、渦輪增壓器、高速加工中心、飛輪儲(chǔ)能、電動(dòng)工具、空氣壓縮機(jī)、分子泵等許多領(lǐng)域得到了廣泛的應(yīng)用。永磁無刷直流電機(jī)由于效率高、氣隙大、轉(zhuǎn)子結(jié)構(gòu)簡單，因此特別適合高速運(yùn)行。高速永磁無刷直流電機(jī)是目前國內(nèi)外研究的熱點(diǎn)，其主要問題在于：（1）轉(zhuǎn)子機(jī)械強(qiáng)度和轉(zhuǎn)子動(dòng)力學(xué)；（2）轉(zhuǎn)子損耗和溫升。本文針對(duì)高速永磁無刷直流電機(jī)主要問題之一的轉(zhuǎn)子渦流損耗進(jìn)行了深入分析。轉(zhuǎn)子渦流損耗是由定子電流的時(shí)間和空間諧波以及定子槽開口引起的氣隙磁導(dǎo)變化所產(chǎn)生的。首先通過優(yōu)化定子結(jié)構(gòu)、槽開口和氣隙長度的大小來降低電流空間諧波和氣隙磁導(dǎo)變化所產(chǎn)生的轉(zhuǎn)子渦流損耗；通過合理地增加繞組電感以及采用銅屏蔽環(huán)的方法來減小電流時(shí)間諧波引起的轉(zhuǎn)子渦流損耗。其次對(duì)轉(zhuǎn)子充磁方式和轉(zhuǎn)子動(dòng)力學(xué)進(jìn)行了分析。最后制作了高速永磁無刷直流電機(jī)樣機(jī)和控制系統(tǒng)，進(jìn)行了空載和負(fù)載實(shí)驗(yàn)研究。論文主要工作包括： 一、采用解析計(jì)算和有限元仿真的方法研究了不同的定子結(jié)構(gòu)、槽開口大小、以及氣隙長度對(duì)高速永磁無刷直流電機(jī)轉(zhuǎn)子渦流損耗的影響。對(duì)于2極3槽集中繞組、2極6槽分布疊繞組和2極6槽集中繞組的三臺(tái)電機(jī)的定子結(jié)構(gòu)進(jìn)行了對(duì)比，利用傅里葉變換，得到了分布于定子槽開口處的等效電流片的空間諧波分量，然后采用計(jì)及轉(zhuǎn)子集膚深度和渦流磁場(chǎng)影響的解析模型計(jì)算了轉(zhuǎn)子渦流損耗，通過有限元仿真對(duì)解析計(jì)算結(jié)果加以驗(yàn)證。結(jié)果表明：3槽集中繞組結(jié)構(gòu)的電機(jī)中含有2次、4次等偶數(shù)次空間諧波分量，該諧波分量在轉(zhuǎn)子中產(chǎn)生大量的渦流損耗。采用有限元仿真的方法研究了槽開口和氣隙長度對(duì)轉(zhuǎn)子渦流損耗的影響，在空載和負(fù)載狀態(tài)下的研究結(jié)果均表明：隨著槽開口的增加或者氣隙長度的減小，轉(zhuǎn)子損耗隨之增加。因此從減小高速永磁無刷電機(jī)轉(zhuǎn)子渦流損耗的角度考慮，2極6槽的定子結(jié)構(gòu)優(yōu)于2極3槽結(jié)構(gòu)。 二、高速永磁無刷直流電機(jī)額定運(yùn)行時(shí)的電流波形中含有大量的時(shí)間諧波分量，其中5次和7次時(shí)間諧波分量合成的電樞磁場(chǎng)以6倍轉(zhuǎn)子角速度相對(duì)轉(zhuǎn)子旋轉(zhuǎn)，11次和13次時(shí)間諧波分量合成的電樞磁場(chǎng)以12倍轉(zhuǎn)子角速度相對(duì)轉(zhuǎn)子旋轉(zhuǎn)，這些諧波分量與轉(zhuǎn)子異步，在轉(zhuǎn)子保護(hù)環(huán)、永磁體和轉(zhuǎn)軸中產(chǎn)生大量的渦流損耗，是轉(zhuǎn)子渦流損耗的主要部分。首先研究了永磁體分塊對(duì)轉(zhuǎn)子渦流損耗的影響，分析表明：永磁體的分塊數(shù)和透入深度有關(guān)，對(duì)于本文設(shè)計(jì)的高速永磁無刷直流電機(jī)，當(dāng)永磁體分塊數(shù)大于12時(shí)，永磁體分塊才能有效地減小永磁體中的渦流損耗；反之，永磁體分塊會(huì)使永磁體中的渦流損耗增加。為了提高轉(zhuǎn)子的機(jī)械強(qiáng)度，在永磁體表面通常包裹一層高強(qiáng)度的非磁性材料如鈦合金或者碳素纖維等。分析了不同電導(dǎo)率的包裹材料對(duì)轉(zhuǎn)子渦流損耗的影響。然后利用渦流磁場(chǎng)的屏蔽作用，在轉(zhuǎn)子保護(hù)環(huán)和永磁體之間增加一層電導(dǎo)率高的銅環(huán)。有限元分析表明：盡管銅環(huán)中會(huì)產(chǎn)生渦流損耗，但正是由于銅環(huán)良好的導(dǎo)電性，其產(chǎn)生的渦流磁場(chǎng)抵消了氣隙磁場(chǎng)的諧波分量，使永磁體、轉(zhuǎn)軸以及保護(hù)環(huán)中的損耗顯著下降，整體上降低了轉(zhuǎn)子渦流損耗。分析了不同的銅環(huán)厚度對(duì)轉(zhuǎn)子渦流損耗的影響，研究表明轉(zhuǎn)子各部分的渦流損耗隨著銅屏蔽環(huán)厚度的增加而減小，當(dāng)銅環(huán)的厚度達(dá)到6次時(shí)間諧波的透入深度時(shí)，轉(zhuǎn)子損耗減小到最小。 三、對(duì)于給定的電機(jī)尺寸，設(shè)計(jì)了兩臺(tái)電感值不同的高速永磁無刷直流電機(jī)，通過研究表明：電感越大，電流變化越平緩，電流的諧波分量越低，轉(zhuǎn)子渦流損耗越小，因此通過合理地增加繞組電感能有效的降低轉(zhuǎn)子渦流損耗。 四、研究了高速永磁無刷直流電機(jī)的電磁設(shè)計(jì)和轉(zhuǎn)子動(dòng)力學(xué)問題。對(duì)比分析了平行充磁和徑向充磁對(duì)高速永磁無刷直流電機(jī)性能的影響，結(jié)果表明：平行充磁優(yōu)于徑向充磁。設(shè)計(jì)并制作了兩種不同結(jié)構(gòu)的轉(zhuǎn)子：單端式軸承支撐結(jié)構(gòu)和兩端式軸承支撐結(jié)構(gòu)。對(duì)兩種結(jié)構(gòu)進(jìn)行了轉(zhuǎn)子動(dòng)力學(xué)分析，實(shí)驗(yàn)研究表明：由于轉(zhuǎn)子設(shè)計(jì)不合理，單端式軸承支撐結(jié)構(gòu)的轉(zhuǎn)子轉(zhuǎn)速達(dá)到40，000rpm以上時(shí)，保護(hù)環(huán)和定子齒部發(fā)生了摩擦，破壞了轉(zhuǎn)子動(dòng)平衡，導(dǎo)致電機(jī)運(yùn)行失敗，而兩端式軸承支撐結(jié)構(gòu)的轉(zhuǎn)子成功運(yùn)行到100，000rpm以上。 五、最后制作了平行充磁的高速永磁無刷直流電機(jī)樣機(jī)和控制系統(tǒng)，進(jìn)行了空載和負(fù)載實(shí)驗(yàn)研究。對(duì)比研究了PWM電流調(diào)制和銅屏蔽環(huán)對(duì)轉(zhuǎn)子損耗的影響，研究表明：銅屏蔽環(huán)能有效的降低轉(zhuǎn)子渦流損耗，使轉(zhuǎn)子損耗減小到不加銅屏蔽環(huán)時(shí)的1/2；斬波控制會(huì)引入高頻電流諧波分量，使得轉(zhuǎn)子渦流損耗增加。通過計(jì)算繞組反電勢(shì)系數(shù)的方法，得到了不同控制方式下帶銅屏蔽環(huán)和不帶銅屏蔽環(huán)轉(zhuǎn)子永磁體溫度。采用簡化的暫態(tài)溫度場(chǎng)有限元模型分析了轉(zhuǎn)子溫升，有限元分析和實(shí)驗(yàn)計(jì)算結(jié)果基本吻合，驗(yàn)證了銅屏蔽環(huán)的有效性。
標(biāo)簽： 無刷直流 電機(jī)轉(zhuǎn)子 渦流損耗
上傳時(shí)間： 2013-05-18
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近年來，以電池作為電源的微電子產(chǎn)品得到廣泛使用，因而迫切要求采用低電源電壓的模擬電路來降低功耗。目前低電壓、低功耗的模擬電路設(shè)計(jì)技術(shù)正成為微電子行業(yè)研究的熱點(diǎn)之一。 在模擬集成電路中，運(yùn)算放大器是最基本的電路，所以設(shè)計(jì)低電壓、低功耗的運(yùn)算放大器非常必要。在實(shí)現(xiàn)低電壓、低功耗設(shè)計(jì)的過程中，必須考慮電路的主要性能指標(biāo)。由于電源電壓的降低會(huì)影響電路的性能，所以只實(shí)現(xiàn)低壓、低功耗的目標(biāo)而不實(shí)現(xiàn)優(yōu)良的性能(如高速)是不大妥當(dāng)?shù)摹?論文對(duì)國內(nèi)外的低電壓、低功耗模擬電路的設(shè)計(jì)方法做了廣泛的調(diào)查研究，分析了這些方法的工作原理和各自的優(yōu)缺點(diǎn)，在吸收這些成果的基礎(chǔ)上設(shè)計(jì)了一個(gè)3.3 V低功耗、高速、軌對(duì)軌的CMOS/BiCMOS運(yùn)算放大器。在設(shè)計(jì)輸入級(jí)時(shí)，選擇了兩級(jí)直接共源一共柵輸入級(jí)結(jié)構(gòu)；為穩(wěn)定運(yùn)放輸出共模電壓，設(shè)計(jì)了共模負(fù)反饋電路，并進(jìn)行了共模回路補(bǔ)償；在偏置電路設(shè)計(jì)中，電流鏡負(fù)載并不采用傳統(tǒng)的標(biāo)準(zhǔn)共源-共柵結(jié)構(gòu)，而是采用適合在低壓工況下的低壓、寬擺幅共源-共柵結(jié)構(gòu)；為了提高效率，在設(shè)計(jì)時(shí)采用了推挽共源極放大器作為輸出級(jí)，輸出電壓擺幅基本上達(dá)到了軌對(duì)軌；并采用帶有調(diào)零電阻的密勒補(bǔ)償技術(shù)對(duì)運(yùn)放進(jìn)行頻率補(bǔ)償。 采用標(biāo)準(zhǔn)的上華科技CSMC 0.6μpm CMOS工藝參數(shù)，對(duì)整個(gè)運(yùn)放電路進(jìn)行了設(shè)計(jì)，并通過了HSPICE軟件進(jìn)行了仿真。結(jié)果表明，當(dāng)接有5 pF負(fù)載電容和20 kΩ負(fù)載電阻時(shí)，所設(shè)計(jì)的CMOS運(yùn)放的靜態(tài)功耗只有9.6 mW，時(shí)延為16.8ns，開環(huán)增益、單位增益帶寬和相位裕度分別達(dá)到82.78 dB，52.8 MHz和76°，而所設(shè)計(jì)的BiCMOS運(yùn)放的靜態(tài)功耗達(dá)到10.2 mW，時(shí)延為12.7 ns，開環(huán)增益、單位增益帶寬和相位裕度分別為83.3 dB、75 MHz以及63°，各項(xiàng)技術(shù)指標(biāo)都達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： CMOSBiCMOS 低壓 低功耗
上傳時(shí)間： 2013-06-29
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高速電路設(shè)計(jì)實(shí)踐,主要是相對(duì)硬件線路設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：bruce5996
固態(tài)硬盤是一種以FLASH為存儲(chǔ)介質(zhì)的新型硬盤。由于它不像傳統(tǒng)硬盤一樣以高速旋轉(zhuǎn)的磁盤為存儲(chǔ)介質(zhì)，不需要浪費(fèi)大量的尋道時(shí)間，因此它有著傳統(tǒng)硬盤不可比擬的順序和隨機(jī)存儲(chǔ)速度。同時(shí)由于固態(tài)硬盤不存在機(jī)械存儲(chǔ)結(jié)構(gòu)，因此還具有高抗震性、無工作噪音、可適應(yīng)惡劣工作環(huán)境等優(yōu)點(diǎn)。隨著計(jì)算機(jī)技術(shù)的高速發(fā)展，固態(tài)硬盤技術(shù)已經(jīng)成為未來存儲(chǔ)介質(zhì)技術(shù)發(fā)展的必然趨勢(shì)。 本文以設(shè)計(jì)固態(tài)硬盤控制芯片IDE接口部分為項(xiàng)目背景，通過可編程邏輯器件FPGA，基于ATA協(xié)議并使用硬件編程語言verilog，設(shè)計(jì)了一個(gè)位于設(shè)備端的IDE控制器。該IDE控制器的主要作用在于解析主機(jī)所發(fā)送的IDE指令并控制硬盤設(shè)備進(jìn)行相應(yīng)的狀態(tài)遷移和指令操作，從而完成硬盤設(shè)備端與主機(jī)端之間基本的狀態(tài)通信以及數(shù)據(jù)通信。論文主要完成了幾個(gè)方面的內(nèi)容。第一：論文從固態(tài)硬盤的基本結(jié)構(gòu)出發(fā)，分析了固態(tài)硬盤IDE控制器的功能性需求以及寄存器傳輸、PIO傳輸和UDMA傳輸三種ATA協(xié)議主要傳輸模式所必須遵循的時(shí)序要求，并概括了IDE控制器設(shè)計(jì)的要點(diǎn)和難點(diǎn)；第二：論文設(shè)計(jì)了IDE控制器的總體功能框架，將IDE控制器從功能上分為寄存器部分、頂層控制模塊、異步FIFO模塊、PIO控制模塊、UDMA控制模塊以及CRC校驗(yàn)?zāi)K六大子功能模塊，并分析了各個(gè)子功能模塊的基本工作原理和具體功能設(shè)計(jì)；第三：論文以設(shè)計(jì)狀態(tài)機(jī)流程和主要控制信號(hào)的方式實(shí)現(xiàn)了各個(gè)具體子功能模塊并列舉了部分關(guān)鍵代碼，同時(shí)給出了主要子功能模塊的時(shí)序仿真圖；最后，論文給出了基于PIO傳輸模式和基于UDMA傳輸模式的具體指令操作流程實(shí)現(xiàn)，并通過SAS邏輯分析儀和QuartusⅡ?qū)DE控制器進(jìn)行了功能測(cè)試和分析，驗(yàn)證了本論文設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-07-31
上傳用戶：liangrb
隨著科學(xué)技術(shù)的快速發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，人們對(duì)數(shù)據(jù)采集系統(tǒng)的速度、精度、易操作性以及實(shí)時(shí)性的要求也在不斷地提高。通用串行總線USB作為一種新型的微機(jī)總線接口規(guī)范，以其使用方便、易于擴(kuò)展、速度快等優(yōu)點(diǎn)而被廣泛地應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。現(xiàn)場(chǎng)可編程門陣列最大的特點(diǎn)是結(jié)構(gòu)靈活，開發(fā)周期較短，適合于實(shí)時(shí)信號(hào)處理，已被廣泛應(yīng)用于通信、數(shù)據(jù)采集、圖像處理等諸多領(lǐng)域。 @@ 本文充分利用USB和FPGA的上述優(yōu)點(diǎn)，設(shè)計(jì)了一種基于USB2.0技術(shù)和FPGA技術(shù)相結(jié)合的高速數(shù)據(jù)采集系統(tǒng)。 @@ 首先，對(duì)數(shù)據(jù)采集基本理論及系統(tǒng)相關(guān)技術(shù)進(jìn)行了簡單地介紹。 @@ 其次，對(duì)以ADC轉(zhuǎn)換器(TLC5510)、FPGA芯片(EP1C6Q240C8)為控制器和USB接口芯片(CY7C68013A-56，簡稱FX2)為主的數(shù)據(jù)采集系統(tǒng)進(jìn)行了硬件設(shè)計(jì)和分析，并在此設(shè)計(jì)的基礎(chǔ)上給出相應(yīng)的原理圖、PCB。硬件設(shè)計(jì)主要包括FPGA與ADC和FX2之間的接口電路設(shè)計(jì)以及硬件邏輯設(shè)計(jì)。 @@ 再次，根據(jù)系統(tǒng)需求，對(duì)系統(tǒng)軟件部分進(jìn)行了設(shè)計(jì)，分三部分：一是為滿足FX2在USB上的最大傳輸速率而編寫的固件程序；二是在PC機(jī)中的WindowsXP系統(tǒng)下利用GPD編寫USB設(shè)備驅(qū)動(dòng)程序；三是充分了解FX2的主要功能特點(diǎn)，并編寫出應(yīng)用程序。 @@ 最后，對(duì)系統(tǒng)的軟硬件進(jìn)行了調(diào)試，給出了調(diào)試結(jié)果和分析，對(duì)出現(xiàn)的問題給出了解決方案。結(jié)果表明，系統(tǒng)符合設(shè)計(jì)要求。 @@關(guān)鍵詞：USB2.0；FPGA；SOPC；數(shù)據(jù)采集；固件；
上傳時(shí)間： 2013-06-21
上傳用戶：cath
通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時(shí)支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌冢粡V泛應(yīng)用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點(diǎn)是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱?chǎng)合，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來實(shí)現(xiàn)PC機(jī)和FPGA芯片之間的通信，勢(shì)必會(huì)增加接口連線的復(fù)雜程度以及降低整個(gè)系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對(duì)UART的特點(diǎn)以及FPGA設(shè)計(jì)具有可移植性的優(yōu)勢(shì)，提出了一種基于FPGA芯片的嵌入式UART設(shè)計(jì)方法，其中主要包括狀態(tài)機(jī)的描述形式以及自頂向下的設(shè)計(jì)方法，利用硬件描述語言來編制UART的各個(gè)子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點(diǎn)而且同時(shí)也使整個(gè)系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設(shè)計(jì)的LIART支持標(biāo)準(zhǔn)的RS-232C傳輸協(xié)議，主要設(shè)計(jì)有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個(gè)獨(dú)立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗(yàn)方式，還有多種中斷源、中斷優(yōu)先級(jí)、較強(qiáng)的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實(shí)現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復(fù)用技術(shù)設(shè)計(jì)數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應(yīng)用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場(chǎng)合，因此可以達(dá)到資源利用的最大化。 在具體的設(shè)計(jì)過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對(duì)各個(gè)功能模塊進(jìn)行綜合優(yōu)化、仿真驗(yàn)證以及下載實(shí)現(xiàn)。各項(xiàng)數(shù)據(jù)結(jié)果表明，本課題中所設(shè)計(jì)的UART滿足預(yù)期設(shè)計(jì)目標(biāo)。
上傳時(shí)間： 2013-08-02
上傳用戶：rocketrevenge
矩陣運(yùn)算是描述許多工程問題中不可缺少的數(shù)學(xué)關(guān)系，矩陣運(yùn)算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點(diǎn)，并且隨著動(dòng)態(tài)可配置技術(shù)的發(fā)展，靈活性也有了很大的提高。因此，尋找矩陣運(yùn)算的高速實(shí)現(xiàn)方法是具有很大的現(xiàn)實(shí)意義，能夠?yàn)楦咚龠\(yùn)算應(yīng)用提供技術(shù)支持。 為了提高研究成果的實(shí)用性與商用性，本文主要針對(duì)某種體積小、運(yùn)算速度和性能要求很高的特殊場(chǎng)合設(shè)計(jì)并實(shí)現(xiàn)基于FPGA的矩陣運(yùn)算功能。通過系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設(shè)計(jì)原理、DSP接口、IEEE-754標(biāo)準(zhǔn)，深入學(xué)習(xí)浮點(diǎn)數(shù)及矩陣的基礎(chǔ)運(yùn)算以及硬件編程語言等內(nèi)容，根據(jù)矩陣運(yùn)算的特點(diǎn)和原理，討論了硬件設(shè)計(jì)方面重點(diǎn)對(duì)具體核心器件結(jié)構(gòu)、特點(diǎn)以及有關(guān)FPGA的設(shè)計(jì)流程和控制器Verilog HDL硬件編程語言代碼方面內(nèi)容，確定了基于FPGA浮點(diǎn)運(yùn)算及矩陣運(yùn)算單元的Verilog HDL設(shè)計(jì)方法，在Quartus II平臺(tái)上對(duì)其仿真、記錄運(yùn)算結(jié)果，并對(duì)采集到的數(shù)據(jù)結(jié)果進(jìn)行了深入分析與總結(jié)。 本設(shè)計(jì)通過幾種矩陣算法利用FPGA和MATLAB分別進(jìn)行了實(shí)現(xiàn)測(cè)試，驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，證明了本設(shè)計(jì)中矩陣運(yùn)算速率的實(shí)用性與高效性，提高了系統(tǒng)資源利用率和系統(tǒng)可靠性，為今后在工程、軍事、通訊等生產(chǎn)生活各個(gè)領(lǐng)域應(yīng)用打下良好基礎(chǔ)。
上傳時(shí)間： 2013-07-07
上傳用戶：xuanjie
隨著信息時(shí)代的到來，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
上傳用戶：思琦琦
隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號(hào)處理能力不斷提高，基于軟件無線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應(yīng)用。軟件無線電的基本思想是以一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件系統(tǒng)作為其應(yīng)用平臺(tái)，把盡可能多的無線及個(gè)人通信和信號(hào)處理的功能用軟件來實(shí)現(xiàn)，從而將無線通信新系統(tǒng)、新產(chǎn)品的開發(fā)逐步轉(zhuǎn)移到軟件上來。另一方面，現(xiàn)代信號(hào)處理系統(tǒng)對(duì)數(shù)據(jù)的處理速度、處理精度和動(dòng)態(tài)范圍的要求也越來越高，需要每秒完成幾千萬到幾百億次運(yùn)算。因此研制具備高速實(shí)時(shí)信號(hào)處理能力的通用硬件平臺(tái)越來越受到業(yè)界的重視。 @@ 目前的高速實(shí)時(shí)信號(hào)處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu)，其中DSP主要負(fù)責(zé)完成系統(tǒng)通信和基帶信號(hào)處理算法，而FPGA主要完成信號(hào)預(yù)處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實(shí)時(shí)信號(hào)處理系統(tǒng)的FPGA軟件設(shè)計(jì)。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實(shí)時(shí)信號(hào)處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點(diǎn)DSP以混合耦合模型構(gòu)成系統(tǒng)信號(hào)處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設(shè)接口。此外，作者還選擇了ADSP-BF533定點(diǎn)DSP加入系統(tǒng)當(dāng)中以擴(kuò)展系統(tǒng)音視頻信號(hào)處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)正逐漸成為現(xiàn)代FPGA應(yīng)用的一個(gè)熱點(diǎn)。結(jié)合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設(shè)計(jì)了一個(gè)嵌入式系統(tǒng)，完成了對(duì)CF卡、DDR2 SDRAM存儲(chǔ)器的讀寫控制，并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊，實(shí)現(xiàn)了系統(tǒng)與上位PC機(jī)之間的以太網(wǎng)通信鏈路。此外，為擴(kuò)展系統(tǒng)功能，適應(yīng)未來可能的軟件升級(jí)，進(jìn)一步提高系統(tǒng)的通用性，還將嵌入式實(shí)時(shí)操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設(shè)計(jì)的關(guān)鍵技術(shù)和基本的設(shè)計(jì)方法，充分體現(xiàn)了目前高速實(shí)時(shí)信號(hào)處理系統(tǒng)的發(fā)展要求和趨勢(shì)。 @@關(guān)鍵詞：高速實(shí)時(shí)信號(hào)處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze
標(biāo)簽： FPGA 實(shí)時(shí)信號(hào) 處理系統(tǒng)
上傳時(shí)間： 2013-05-17
上傳用戶：wangchong
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