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高速實(shí)時數(shù)(shù)

  • 利用Allegro進(jìn)行差分信號（Differential Signal）在高速電路設(shè)計需要注意的問題

    差分信號（Differential Signal）在高速電路設(shè)計中的應(yīng)用越來越廣泛，差分線大多為電路中最關(guān)鍵的信號，差分線布線的好壞直接影響到PCB板子信號質(zhì)量。

    標(biāo)簽： Differential Allegro Signal 差分信號

    上傳時間： 2013-09-04

    上傳用戶：jennyzai

  • AN-835高速ADC測試和評估

    本應(yīng)用筆記將介紹ADI公司高速轉(zhuǎn)換器部門用來評估高速ADC的特征測試和生產(chǎn)測試方法。本應(yīng)用筆記僅供參考，不能替代產(chǎn)品數(shù)據(jù)手冊

    標(biāo)簽： 835 ADC AN 測試

    上傳時間： 2014-12-23

    上傳用戶：zhaiye

  • 高速數(shù)字電路測試技術(shù)

    高速數(shù)字電路測試技術(shù)

    標(biāo)簽： 高速數(shù)字電路 測試技術(shù)

    上傳時間： 2013-11-17

    上傳用戶：hakim

  • MT-013 評估高速DAC性能

    ADC需要FFT處理器來評估頻譜純度，DAC則不同，利用傳統(tǒng)的模擬頻譜分析儀就能直接 研究它所產(chǎn)生的模擬輸出。DAC評估的挑戰(zhàn)在于要產(chǎn)生從單音正弦波到復(fù)雜寬帶CDMA信 號的各種數(shù)字輸入。數(shù)字正弦波可以利用直接數(shù)字頻率合成技術(shù)來產(chǎn)生，但更復(fù)雜的數(shù)字 信號則需要利用更精密、更昂貴的字發(fā)生器來產(chǎn)生。 評估高速DAC時，最重要的交流性能指標(biāo)包括：建立時間、毛刺脈沖面積、失真、無雜散 動態(tài)范圍(SFDR)和信噪比(SNR)。本文首先討論時域指標(biāo)，然后討論頻域指標(biāo)。

    標(biāo)簽： 013 DAC MT 性能

    上傳時間： 2013-10-27

    上傳用戶：Vici

  • 基于CORDIC算法的高速ODDFS電路設(shè)計

    為了滿足現(xiàn)代高速通信中頻率快速轉(zhuǎn)換的需求，基于坐標(biāo)旋轉(zhuǎn)數(shù)字計算（CORDIC，Coordinate Rotation Digital Computer）算法完成正交直接數(shù)字頻率合成（ODDFS，Orthogonal Direct Digital Frequency Synthesizer）電路設(shè)計方案。采用MATLAB和Xilinx System Generator開發(fā)工具搭建電路的系統(tǒng)模型，通過現(xiàn)場可編程門陣列（FPGA，F(xiàn)ield Programmable Gate Array）完成電路的寄存器傳輸級（RTL，Register Transfer Level）驗證，仿真結(jié)果表明電路設(shè)計具有很高的有效性和可行性。

    標(biāo)簽： CORDIC ODDFS 算法 電路設(shè)計

    上傳時間： 2013-11-09

    上傳用戶：hfnishi

  • 高速數(shù)字電路設(shè)計-華為

    高速數(shù)字電路設(shè)計，實用

    標(biāo)簽： 高速數(shù)字 電路設(shè)計 華為

    上傳時間： 2013-10-10

    上傳用戶：kelimu

  • 一種新型高速電磁閥驅(qū)動電路

    一種新型高速電磁閥驅(qū)動電路

    標(biāo)簽： 高速電磁閥 驅(qū)動電路

    上傳時間： 2013-10-30

    上傳用戶：zoudejile

  • 華為《高速數(shù)字電路設(shè)計教材》

    華為《高速數(shù)字電路設(shè)計教材》

    標(biāo)簽： 華為 高速數(shù)字電路 設(shè)計教材

    上傳時間： 2014-12-23

    上傳用戶：frank1234

  • ADI處理器實用叢書-高速設(shè)計技術(shù)

    本書內(nèi)容包括三大部分：第1 部分從運算放大器的基本概念和理論出發(fā)，重點介紹了運算放大器的原理與設(shè)計，以及在各種電子系統(tǒng)中的應(yīng)用，包括視頻應(yīng)用、RF/IF 子系統(tǒng)(乘法器、調(diào)制器和混頻器)等;第2 部分主要介紹了高速采樣和高速ADC 及其應(yīng)用、高速DAC 及其應(yīng)用、以及DDS 系統(tǒng)與接收機子系統(tǒng)等;第3 部分介紹了有關(guān)高速硬件設(shè)計技術(shù)，如仿真、建模、原型、布局、去藕與接地，以及EMI 與RFI設(shè)計考慮等。 　　書中內(nèi)容既有完整的理論分析，又有具體的實際應(yīng)用電路，還包括許多應(yīng)用技巧。特別適合電子電路與系統(tǒng)設(shè)計工程師、高等院校相關(guān)專業(yè)師生閱讀。

    標(biāo)簽： ADI 處理器 高速設(shè)計

    上傳時間： 2013-11-16

    上傳用戶：qitiand

  • 帶有增益提高技術(shù)的高速CMOS運算放大器設(shè)計

    設(shè)計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實現(xiàn)一個可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運放。設(shè)計基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動2 pF負(fù)載時，運放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時間只需4 ns，共模抑制比153 dB。

    標(biāo)簽： CMOS 增益提高 運算 放大器設(shè)計

    上傳時間： 2014-12-23

    上傳用戶：jiiszha

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