<cite id="ccsys"></cite>
<li id="ccsys"></li> 使用borland C++寫成的簡單小程式，功能有透過rs232port發射訊號給其它的無線sensor，是一個簡單的點餐程式。
上傳時間： 2014-06-19
上傳用戶：頂得柱
多人聊天，多路連綫，多綫程，實現 在一個多人連線伺服器中，我們要有一個伺服端執行緒負責傾聽是否有客戶端連線，如果有客戶端連線，就指派一個客戶端執行緒專門應付這個客戶端連線，並在客戶端佇列中記錄它，然後進入下一個傾聽。 一個客戶端執行緒的工作，就是讀取客戶連線端的使用者輸入訊息，它不負責回應訊息，而是將讀到的訊息加入訊息佇列中，此外在我們的範例中，客戶端執行緒也負責自己的連線狀態，如果使用者中斷連線，客戶端執行緒會負責將自己從客戶端佇列中清除。 廣播執行緒負責取出訊息佇列中的訊息，然後將之一一傳送訊息給客戶端佇列中尚存在的客戶端執行緒。
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上傳時間： 2014-08-26
上傳用戶：linlin
文件中規劃進行多系統的整合應用，包含了～～～ 微型雷達偵測系統 熱感紅外線攝影機 可見光紅外線攝影機 無線網路傳輸應用 後端警報管理平臺
上傳時間： 2015-03-18
上傳用戶：戴斗笠的神秘人
FU6831 是一款集成 8051 內核和電機控制引擎(ME)的電機驅動專用芯片，8051 內核處理常規事務，ME 處理電機實時事務，雙核協同工作實現各種高性能電機控制。其中 8051 內核大部分指令周期為 1T 或 2T，芯片內部集成有高速運算放大器、比較器、Pre-driver、高速 ADC、高速乘/除法器、CRC、SPI、I2C、UART、多種 TIMER、PWM 等功能，內置高壓 LDO，適用于 BLDC/PMSM 電機的方波、SVPWM/SPWM、FOC 驅動控制。預驅動為 3P3N Predriver 輸出。
標簽： fu6831
上傳時間： 2022-07-09
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FU6831/11 是一款集成 8051 內核和電機控制引擎(ME)的電機驅動專用芯片，8051 內核處理常規事務，ME 處理電機實時事務，雙核協同工作實現各種高性能電機控制。其中 8051 內核大部分指令周期為 1T 或 2T，芯片內部集成有高速運算放大器、比較器、Pre-driver(FU6811 除外)、高速 ADC、高速乘/除法器、CRC、SPI、I2C、UART、多種 TIMER、PWM 等功能，內置高壓 LDO，適用于BLDC/PMSM 電機的方波、SVPWM/SPWM、FOC 驅動控制。預驅動類型為：FU6811 為 Gate Driver 輸出；FU6831 為 3P3N Predriver 輸出。
標簽： FU6831
上傳時間： 2022-07-09
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ISO120X與220X隔離芯片資料替代ADI, TI, Sillicon LabISO12XX ,ISO2XX 隔離芯片兼容國外芯片，有ＵＬ證書 差異是ISO12XX 是高性能，速度快，延時低，ISO22XX 是低功耗。主要是替換： 隔離電壓 AC 3000V及以下 ，2路 ，SOIC-8 封裝 ，pin to pin 兼容ADI ：AUDM12XX ,ADUM32xx ,ADUM52XX ,ADUM72XXTI ：ISO722X ,ISO742X, ISO782X ,ISO752XSillicon Lab : SI862X ISO1201H, ISO1201L, ISO1200H, ISO1200L 是高速 2 通道數字隔離器。采用標準 CMOS 工藝，集成高性能的隔離技術。使用 SiO2隔離達到高強度的電磁隔離要求。最大信號傳輸速率可達 50MHz, 脈寬失真小。隔離電壓達到 3kvrms，采用 SOP-8L 封裝形式。該器件可以承受高的隔離電壓，并且滿足常規的測試規范（UL 標準）。 ISO2201L，ISO2200L 是超低功耗 2 通道數字隔離器。采用標準 CMOS 工藝，集成高性能的隔離技術。使用 SiO2隔離達到高強度的電磁隔離要求。最大信號傳輸速率可達10MHz,脈寬失真小。隔離電壓達到 3kVrms，采用SOP-8L 封裝形式。該器件可以承受高的隔離電壓，并且滿足常規的測試規范（UL，VDE 標準）。
上傳時間： 2022-07-23
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VIP專區-嵌入式/單片機編程源碼精選合集系列（109）資源包含以下內容：1. 包括匯編和c++編寫的萬年歷.2. FIFO（先進先出隊列）通常用于數據的緩存和用于容納異步信號的頻率或相位的差異。本FIFO的實現是利用 雙口RAM 和讀寫地址產生模塊來實現的.FIFO的接口信號包括異步的寫時鐘（wr_clk）和讀.3. Analog signals are represented by 64 bit buses. They are converted to real and from real representa.4. 該文件為lpc2106 ARM7在THREDX操作系統下的啟動代碼.5. 該代碼為時鐘芯片PCF8563的控制程序.6. 此代碼位PIC單片機的PID控溫程序.7. threadx技術手冊.8. 一個關于fat32系統文件的說明,對了解fat32文件系統系統結構很有用.9. 典型的開發模型有：①瀑布模型(waterfall model)；②漸增模型/演化/迭代(incremental model)；③原型模型(prototype model)；④螺旋模型(spiral m.10. zigbee協議中.11. 三菱FX系列PLC與PC機通過編程口通訊的地址轉換軟件,非常的使用!.12. 文章講述了類似于PDOP值的描述整周模糊度精度的指標因子。對于整周模糊度的判斷具有重要意義。.13. 講述了如何對主引導扇區進行備份和恢復.14. LED驅動電路實例。配具體的電路圖供大家參考使用.15. Pcb初級教程.16. 嵌入式內存數據庫系統eXtremeDB用戶指南.17. 對引導區的學駐病毒進行了剖析.18. LPC2146 的USB 開發.19. 非常詳細步進電機控制原理圖.20. C++ GUI Programming with Qt 4一書中的第一章源碼.21. C++ GUI Programming with Qt 4一書中的chap02源碼.22. C++ GUI Programming with Qt 4一書中的chap03源碼.23. C++ GUI Programming with Qt 4一書中的chap05源碼.24. C++ GUI Programming with Qt 4一書中的chap06源碼.25. C++ GUI Programming with Qt 4一書中的chap07源碼.26. C++ GUI Programming with Qt 4一書中的chap8源碼.27. C++ GUI Programming with Qt 4一書中的chap9源碼.28. 具有無線網路功能下載至嵌入式開發平臺上用的.o黨 driver.29. ADI DSP ADSP-BF561原裝開發板的PCB圖,非常難得! POWERPCB 5.0可以打開..30. ADI TS201 原裝系統板PCB圖, 此PCB圖是用POWERPCB 5.0畫的, 直接導入既可打開, 目前做相控陣雷達,3G 基站,WIMAX基站等均采用ADSP-TS201..31. ADI DSP BF561 系統板原理圖,只有PDF格式的,.32. 利用89C52開發的.33. PCtoLCD2002完美版 取字模軟件.34. lm317 計算工具.35. 這是一個非常不錯的12864液晶串口程序.36. 嵌入式系統開發原理、工具及過程 值得推薦.37. minigui－－面向實時嵌入式系統的圖形用戶界面。此文檔介紹了miniguide體系結構。.38. 該源碼與書本配套.39. 《EVC高級編程及其應用開發》一書的全部源代碼.40. 將MATLAB窗口畫在VC的GUI上 輕松實現用MATLAB和VC畫圖.
標簽： 網絡通信協議
上傳時間： 2013-06-12
上傳用戶：eeworm
設計高速電路必須考慮高速訊 號所引發的電磁干擾、阻抗匹配及串音等效應，所以訊號完整性 (signal integrity)將是考量設計電路優劣的一項重要指標，電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應，才比較可能獲得高品質且可靠的設計， 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發之 各種效應(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先 進修學習，否則無法全盤了解儀器之功能，因而無法有效發揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規範也必須熟悉，像眼圖分析，探針 效應，抖動(jitter)測量規範及高速串列介面量測規範等實務技術，必須充分 了解研究學習，進而才可設計出優良之教學教材及教具。
標簽： 高速電路
上傳時間： 2021-11-02
上傳用戶：jiabin
隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。 本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。
上傳時間： 2013-04-24
上傳用戶：思琦琦
本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。 本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。 與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
上傳時間： 2013-04-24
上傳用戶：181992417
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