高速任意波形產(chǎn)生器控制模塊 控制NCO,FIFO，并串轉(zhuǎn)換
標(biāo)簽： FIFO NCO 任意波形 產(chǎn)生器
上傳時(shí)間： 2014-11-27
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基于FPGA的高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間： 2022-07-10
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論文分析了混合式步進(jìn)電動(dòng)機(jī)的工作原理和運(yùn)行特性。采用簡(jiǎn)化的磁網(wǎng)絡(luò)模型，推導(dǎo)了建立二相混合式步進(jìn)電機(jī)數(shù)學(xué)模型的關(guān)系式。并對(duì)步進(jìn)電機(jī)的多種驅(qū)動(dòng)技術(shù)進(jìn)行了詳細(xì)的研究，著重分析和論述了正弦脈寬調(diào)制細(xì)分驅(qū)動(dòng)技術(shù)。文中對(duì)整個(gè)系統(tǒng)的結(jié)構(gòu)、硬件電路設(shè)計(jì)及驅(qū)動(dòng)軟件編程進(jìn)行了研究和實(shí)現(xiàn)，并給出了系統(tǒng)性能實(shí)驗(yàn)結(jié)果。 步進(jìn)電機(jī)的使用離不開步進(jìn)電機(jī)驅(qū)動(dòng)器，驅(qū)動(dòng)器的優(yōu)劣影響著步進(jìn)電機(jī)的運(yùn)行性能。傳統(tǒng)的驅(qū)動(dòng)方式側(cè)重于使步進(jìn)電機(jī)繞組電流以盡可能短的時(shí)間上升到額定值，以提高電機(jī)高速運(yùn)行時(shí)的轉(zhuǎn)矩，一般步距角較大，且造成低速運(yùn)行時(shí)的振動(dòng)和噪聲加大。針對(duì)此問題，開發(fā)出一種新型的基于單片機(jī)的多細(xì)分二相混合式步進(jìn)電機(jī)驅(qū)動(dòng)器。該驅(qū)動(dòng)器以二相混合式步進(jìn)電動(dòng)機(jī)的靜態(tài)和動(dòng)態(tài)運(yùn)行特性為出發(fā)點(diǎn)，主要分為數(shù)字控制部分、GAL片邏輯綜合信號(hào)處理單元、SG3525恒流控制電路、驅(qū)動(dòng)功放電路、過流保護(hù)及反饋電路和系統(tǒng)供電電源模塊等。采用專用集成芯片和可編程邏輯器件，以8位單片機(jī)AT89C51為控制核心，實(shí)現(xiàn)恒流控制、正／反轉(zhuǎn)運(yùn)行、過流保護(hù)和多檔位細(xì)分等功能。在器件選型和軟、硬件設(shè)計(jì)方面兼顧了性能與成本等因素，性價(jià)比較高且通用性強(qiáng)。 該驅(qū)動(dòng)器樣機(jī)已完成制作并進(jìn)行了聯(lián)調(diào)測(cè)試，文中給出了測(cè)試結(jié)果并對(duì)所測(cè)波形進(jìn)行了分析。實(shí)驗(yàn)結(jié)果表明，系統(tǒng)硬件和軟件設(shè)計(jì)合理可行，各項(xiàng)技術(shù)指標(biāo)均達(dá)到了設(shè)計(jì)要求。它與混合式步進(jìn)電動(dòng)機(jī)配套可以明顯地改善步進(jìn)電動(dòng)機(jī)的運(yùn)行性能，拓寬其應(yīng)用領(lǐng)域。
標(biāo)簽： 分 步進(jìn)電機(jī) 驅(qū)動(dòng)器
上傳時(shí)間： 2013-06-07
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數(shù)據(jù)采集系統(tǒng)是信號(hào)與信息處理系統(tǒng)中不可缺少的重要組成部分，同時(shí)也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對(duì)軟件無線電接收機(jī)自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺(tái)上設(shè)計(jì)SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案及實(shí)現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計(jì)，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時(shí)序數(shù)字邏輯設(shè)計(jì)上，充分利用FPGA中豐富的時(shí)序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計(jì)數(shù)器等，能夠方便的完成對(duì)系統(tǒng)輸入輸出時(shí)鐘的精確控制以及根據(jù)系統(tǒng)需要對(duì)各處時(shí)序延時(shí)進(jìn)行修正。 在存儲(chǔ)器設(shè)計(jì)上，采用FPGA片內(nèi)存儲(chǔ)器。可根據(jù)系統(tǒng)需要隨時(shí)進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計(jì)上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實(shí)現(xiàn)了對(duì)這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過程控制上，通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實(shí)現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機(jī)上完成對(duì)系統(tǒng)工作過程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實(shí)時(shí)準(zhǔn)確的驗(yàn)證了在系統(tǒng)整個(gè)傳輸過程中數(shù)據(jù)的正確性和時(shí)序性，并極大的降低了用常規(guī)儀器觀測(cè)FPGA中眾多待測(cè)引腳的難度。 本文第四章針對(duì)FPGA中各功能模塊的邏輯設(shè)計(jì)進(jìn)行了詳細(xì)分析，并對(duì)每個(gè)模塊都給出了精確的仿真結(jié)果。同時(shí)，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計(jì)、并行接口設(shè)計(jì)、PCI接口設(shè)計(jì)、PC端控制軟件設(shè)計(jì)以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對(duì)系統(tǒng)的仿真結(jié)果和測(cè)試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計(jì)圖、實(shí)物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù)
上傳時(shí)間： 2013-07-09
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本文提出了一種基于SOPC 片上可編程的全數(shù)字化步進(jìn)電機(jī)控制系統(tǒng)，本系統(tǒng)是以 FPGA 為核心控制器件，將驅(qū)動(dòng)邏輯功能模塊和控制器成功地集成在FPGA 上實(shí)現(xiàn)，充分 發(fā)揮了硬件邏輯電路對(duì)數(shù)字信號(hào)高速的并行處理能力，可以使步進(jìn)電機(jī)繞組電流細(xì)分達(dá)到 4096，且細(xì)分?jǐn)?shù)可以自動(dòng)調(diào)節(jié)，極大地提高了控制精度和驅(qū)動(dòng)器的集成度，減小了驅(qū)動(dòng)器 體積。
標(biāo)簽： FPGA 步進(jìn)電機(jī) 正弦波
上傳時(shí)間： 2013-05-21
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數(shù)控系統(tǒng)在工礦領(lǐng)域已得到廣泛應(yīng)用，計(jì)算機(jī)數(shù)控系統(tǒng)通過對(duì)數(shù)字化信息的處理和運(yùn)算，并轉(zhuǎn)化成脈沖信號(hào)，實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)的控制，進(jìn)而控制數(shù)控機(jī)床動(dòng)作和零件加工。隨著嵌入式技術(shù)的發(fā)展，我們可以設(shè)計(jì)規(guī)模更小，成本更低，功能更特定的嵌入式系統(tǒng)來完成傳統(tǒng)計(jì)算機(jī)數(shù)控系統(tǒng)所完成的工作。 步進(jìn)電機(jī)以其精度高、控制靈活、定位準(zhǔn)確、起停迅速、工作可靠、能直接接受數(shù)字信號(hào)的特點(diǎn)，成為數(shù)控系統(tǒng)中的重要執(zhí)行部件。然而根據(jù)步進(jìn)電機(jī)的特性，必須要采取適當(dāng)而有效的升降速控制策略，特別是在多電機(jī)連動(dòng)的系統(tǒng)中，對(duì)多個(gè)電機(jī)連動(dòng)的速度控制和脈沖分配也很值得研究。在本文中作者將介紹一種三軸連動(dòng)的速度控制和脈沖分配的優(yōu)化算法，以及其在基于FPGA和ARM配合的高速數(shù)控雕刻機(jī)控制系統(tǒng)中的實(shí)現(xiàn)。 在本文中還可以看見，為了減小本系統(tǒng)中主控MCU的壓力，作者還將利用FPGA來設(shè)計(jì)一個(gè)針對(duì)多電機(jī)連動(dòng)的速度控制和脈沖分配優(yōu)化算法的外圍定制控制器。 最終實(shí)驗(yàn)結(jié)果表明，作者所提出的優(yōu)化算法及其在本系統(tǒng)的實(shí)現(xiàn)方案，完全達(dá)到客戶所提出的高速數(shù)控雕刻機(jī)控制系統(tǒng)的各項(xiàng)設(shè)計(jì)性能指標(biāo)。
標(biāo)簽： FPGA 數(shù)控 步進(jìn)電機(jī)
上傳時(shí)間： 2013-07-02
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自適應(yīng)濾波器的硬件實(shí)現(xiàn)一直是自適應(yīng)信號(hào)處理領(lǐng)域研究的熱點(diǎn)。隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)功能越來越強(qiáng)大，對(duì)器件的響應(yīng)速度也提出更高的要求。 本文針對(duì)用通用DSP 芯片實(shí)現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語(yǔ)言編寫底層代碼用FPGA實(shí)現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點(diǎn)，提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計(jì)方法。以隨機(jī)2FSK信號(hào)作為研究對(duì)象，首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點(diǎn)M文件，改變自適應(yīng)參數(shù)，進(jìn)行了一系列的仿真，對(duì)算法迭代步長(zhǎng)、濾波器的階數(shù)與收斂速度和濾波精度進(jìn)行了研究，得出了最佳自適應(yīng)參數(shù)，即迭代步長(zhǎng)μ=0.0057，濾波器階數(shù)m=8，為硬件實(shí)現(xiàn)提供了參考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號(hào)去噪自適應(yīng)濾波器的模型，結(jié)合多種EDA工具，在EPFlOKl00EQC208-1器件上設(shè)計(jì)出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器，其速度是文獻(xiàn)[3]通過編寫底層VHDL代碼設(shè)計(jì)的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多，是文獻(xiàn)[50]采用DSP通用處理器TMS320C54X設(shè)計(jì)的8階自適應(yīng)濾波器處理速度25倍多，開發(fā)效率和器件性能都得到了大大地提高，這種全新的設(shè)計(jì)理念與設(shè)計(jì)方法是EDA技術(shù)的前沿與發(fā)展方向。 最后，采用異步FIFO技術(shù)，設(shè)計(jì)了高速采樣自適應(yīng)濾波系統(tǒng)，完成了對(duì)雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制，在QuartusⅡ上進(jìn)行了仿真，給出了系統(tǒng)硬件實(shí)現(xiàn)的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。
標(biāo)簽： FPGA 高速采樣 自適應(yīng)濾波
上傳時(shí)間： 2013-06-01
上傳用戶：ynwbosss
本文將電路接口技術(shù)與硬件可編程技術(shù)相結(jié)合，提出了用可編程芯片來控制IDE硬盤進(jìn)行高速數(shù)據(jù)記錄，能夠滿足機(jī)載數(shù)據(jù)記錄設(shè)備重量輕、容量大、速度快的要求。 論文對(duì)硬盤ATA接口標(biāo)準(zhǔn)進(jìn)行了研究，對(duì)VHDL語(yǔ)言、現(xiàn)場(chǎng)可編程門陣列器件(FPGA)實(shí)現(xiàn)硬件電路的原理和方法進(jìn)行了深入分析，在此基礎(chǔ)上完成了基于FPGA的數(shù)據(jù)記錄控制器的設(shè)計(jì)。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號(hào)為CycloneEP1C3T144C8)，將各功能模塊級(jí)聯(lián)成系統(tǒng)在該芯片上完成了控制器系統(tǒng)級(jí)的設(shè)計(jì)與仿真驗(yàn)證，驗(yàn)證結(jié)果表明了用FPGA實(shí)現(xiàn)高速數(shù)據(jù)記錄控制器的可行性。所設(shè)計(jì)的VHDL代碼經(jīng)QuartusⅡ綜合、布局布線、管腳分配后，在FPGA內(nèi)部可以達(dá)到104.46Mhz的電路工作速度，F(xiàn)PGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式，可以達(dá)到33.3MByte/s的突發(fā)數(shù)據(jù)傳輸率。文中對(duì)所用到的FPGA設(shè)計(jì)技術(shù)給予了詳細(xì)說明，對(duì)各功能模塊的設(shè)計(jì)給予了詳細(xì)闡述，對(duì)關(guān)鍵設(shè)計(jì)給出了VHDL源代碼，還討論了FPGA設(shè)計(jì)中時(shí)序約束的作用，給出了本文所做時(shí)序約束的方法。 本文中所論述的工作對(duì)以后機(jī)載數(shù)據(jù)記錄系統(tǒng)的設(shè)計(jì)具有重要的鋪墊作用。文中在總結(jié)所做工作的同時(shí)，還對(duì)下一步工作提出了有益的建議。
標(biāo)簽： FPGA 機(jī)載 高速數(shù)據(jù) 記錄系統(tǒng)
上傳時(shí)間： 2013-08-05
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隨著我國(guó)加入WTO，我國(guó)逐漸成為世界縫制設(shè)備生產(chǎn)和銷售中心。在縫制設(shè)備行業(yè)占據(jù)極其重要地位的繡花機(jī)行業(yè)也因此而得到迅速發(fā)展，我國(guó)繡花機(jī)產(chǎn)量已占據(jù)全球繡花機(jī)產(chǎn)量的70％。但是，我國(guó)的繡花機(jī)行業(yè)在發(fā)展的過程中仍存在和面臨著很多問題。一方面是產(chǎn)品結(jié)構(gòu)和產(chǎn)品質(zhì)量，我國(guó)的繡花機(jī)主要以中低檔為主，在噪聲、刺繡質(zhì)量、效率、產(chǎn)品壽命以及維護(hù)性等方面與國(guó)外先進(jìn)機(jī)型存在較大差距；另一方面是技術(shù)實(shí)力和創(chuàng)新能力，作為繡花機(jī)全部技術(shù)核心的控制器，國(guó)內(nèi)能開發(fā)的公司屈指可數(shù)，缺乏有效的競(jìng)爭(zhēng)，且技術(shù)實(shí)力和創(chuàng)新能力無法與國(guó)際企業(yè)相抗衡。 針對(duì)上述情況，本文分析了繡花機(jī)的工作原理和當(dāng)前主流繡花機(jī)的控制方式及特點(diǎn)，在研究室已完成的中低速平繡型工業(yè)繡花機(jī)課題的基礎(chǔ)上，設(shè)計(jì)了一種基于硬實(shí)時(shí)嵌入式操作系統(tǒng)WinCE5.0，以32位RISC架構(gòu)ARM9處理器S3C2440A為主控芯片，以MAXII系列CPLDEPM1270為接口芯片的高速繡花機(jī)控制器。整個(gè)繡花機(jī)以高速，高質(zhì)量為目標(biāo)，以伺服電機(jī)作為主軸驅(qū)動(dòng)，步進(jìn)電機(jī)作為X/Y軸驅(qū)動(dòng)，帶USB接口和Ethernet接口，預(yù)留特種繡接口，帶高分辨率彩色觸摸屏，功能豐富，操作方便。 本文分7章，第一章闡述了課題背景，繡花機(jī)發(fā)展現(xiàn)狀和關(guān)鍵技術(shù)；第二章從原理出發(fā)完成了需求分析，硬件和操作系統(tǒng)選型和項(xiàng)目規(guī)劃；第三章完成了總體硬件系統(tǒng)設(shè)計(jì)并重點(diǎn)介紹了驅(qū)動(dòng)系統(tǒng)，CPLD單元，主控制板的設(shè)計(jì)和各種資源的分配；第四章在分析WinCE及其項(xiàng)目開發(fā)流程和環(huán)境構(gòu)建的基礎(chǔ)上，完成了軟件的總體框架設(shè)計(jì)并介紹了相關(guān)設(shè)計(jì)要點(diǎn)。第五章主要是驅(qū)動(dòng)程序和運(yùn)動(dòng)控制模塊并以步進(jìn)電機(jī)驅(qū)動(dòng)的開發(fā)為例介紹了流驅(qū)動(dòng)的開發(fā)過程和相關(guān)的技術(shù)要點(diǎn)。第六章設(shè)計(jì)了一種自主的內(nèi)部花樣格式并完成了相應(yīng)的測(cè)試。最后一章是對(duì)本課題的總結(jié)和展望。 本文不僅從項(xiàng)目研究與開發(fā)和軟件工程的高度詳細(xì)探討了基丁ARM和WinCE5.0的繡花機(jī)控制器的整個(gè)開發(fā)過程，也具體的從硬件設(shè)計(jì)，資源配置，軟件編寫，驅(qū)動(dòng)開發(fā)，運(yùn)動(dòng)控制和花樣處理等多個(gè)方面進(jìn)行了深入的分析和研究。本課題的工作對(duì)于高速高檔繡花機(jī)的開發(fā)具有很好的參考價(jià)值和實(shí)踐意義，對(duì)于提升國(guó)內(nèi)繡花機(jī)行業(yè)在高端市場(chǎng)與國(guó)外企業(yè)的競(jìng)爭(zhēng)力，提升民族品牌價(jià)值，改變國(guó)內(nèi)繡花機(jī)控制器被少數(shù)公司所壟斷，增加良性有效競(jìng)爭(zhēng)有積極影響。
上傳時(shí)間： 2013-06-29
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隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個(gè)高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速?gòu)?fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對(duì)整個(gè)空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲(chǔ)器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語(yǔ)言和可編程門陣列FPGA技術(shù),對(duì)多個(gè)信號(hào)源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計(jì)中,用VHDL語(yǔ)言對(duì)高速?gòu)?fù)接器進(jìn)行行為級(jí)建模,為了驗(yàn)證這個(gè)模型,首先使用軟件進(jìn)行仿真,通過編寫testbench程序模擬FIFO的動(dòng)作特點(diǎn),對(duì)程序輸入信號(hào)進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計(jì)硬件電路,設(shè)計(jì)出的實(shí)際電路實(shí)現(xiàn)了將來自兩個(gè)不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實(shí)驗(yàn)調(diào)試中對(duì)FPGA的輸出數(shù)據(jù)進(jìn)行檢驗(yàn),同時(shí)對(duì)設(shè)計(jì)方法進(jìn)行驗(yàn)證.驗(yàn)證結(jié)果完全符合設(shè)計(jì)目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計(jì)高速?gòu)?fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).
上傳時(shí)間： 2013-07-17
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