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嵌入式高速數(shù)據(jù)采集器的研制

嵌入式高速數(shù)據(jù)采集器的研制，優(yōu)秀碩士畢業(yè)論文，請(qǐng)ＣＡＪＶ打開

標(biāo)簽： 嵌入式 高速數(shù)據(jù) 采集器

上傳時(shí)間： 2016-08-08

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適合高速Viterbi譯碼器的hdl的設(shè)計(jì)與實(shí)現(xiàn)

適合高速Viterbi譯碼器的hdl的設(shè)計(jì)與實(shí)現(xiàn)

標(biāo)簽： Viterbi hdl 譯碼器

上傳時(shí)間： 2014-01-19

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用vhdl語言編寫設(shè)計(jì)8位總線收發(fā)器

用vhdl語言編寫設(shè)計(jì)8位總線收發(fā)器，很不錯(cuò)，大家快下啊

標(biāo)簽： vhdl 8位 語言 編寫

上傳時(shí)間： 2017-01-15

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16位高速數(shù)字相關(guān)器

16位高速數(shù)字相關(guān)器，簡(jiǎn)單易學(xué)，十分適合初學(xué)者使用

標(biāo)簽： 高速數(shù)字

上傳時(shí)間： 2017-07-01

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正點(diǎn)原子高速無線調(diào)試器用戶資料

1 產(chǎn)品簡(jiǎn)介1.1 產(chǎn)品特點(diǎn)下載速度快，超越 JLINK V8，接近 JLINK V9采用 2.4G 無線通信，自動(dòng)跳頻支持 1.8V~5V 設(shè)備，自動(dòng)檢測(cè)支持 1.8V/3.3V/5V 電源輸出，上位機(jī)設(shè)置支持目標(biāo)板取電/給目標(biāo)板供電支持 MDK/IAR 編譯器，無需驅(qū)動(dòng)，不丟固件支持 Cortex M0/M1/M3/M4/M7 等內(nèi)核 ARM 芯片支持仿真調(diào)試，支持代碼下載、支持虛擬串口提供 20P 標(biāo)準(zhǔn) JTAG 接口、提供 4P 簡(jiǎn)化 SWD 接口支持 XP/WIN7/WIN8/WIN10 等操作系統(tǒng)尺寸小巧，攜帶方便1.2 基本參數(shù)產(chǎn)品名稱 ATK-HSWLDBG 高速無線調(diào)試器產(chǎn)品型號(hào) ATK-HSWLDBG支持芯片 ARM Cortex M0/M1/M3/M4/M7 全系列通信方式 USB（免驅(qū)）仿真接口 JTAG、SWD支持編譯器 MDK、IAR串口速度 10Mbps（max）燒錄速度 10M通信距離 ≥10MTX 端工作電壓 5V（USB 供電）TX 端工作電流 151mARX 端工作電壓 3.3V/5V(USB 或者 JTAG 或者 SWD 供電)RX 端工作電流 132mA@5V工作溫度 -40℃~+85℃尺寸 66.5mm*40mm*17mm1.3 產(chǎn)品實(shí)物圖圖 發(fā)送端圖 接收端圖 接收端接口輸出電壓示意圖，所有標(biāo)注 GND 的引腳均為地線1.4 接線示意圖高速無線調(diào)試器發(fā)送端，接線圖：高速無線調(diào)試器接收端，JTAG/SWD 接口供電，接線示意圖：高速無線調(diào)試器接收端，USB 接口供電，接線示意圖：1.5 高速無線調(diào)試器工作原理示意圖電腦端 高速無線調(diào)試器發(fā)送端 USB 接口目標(biāo) MCU 高速無線調(diào)試器接收端 JTAG/SWD 接口目標(biāo) MCU 高速無線調(diào)試器接收端5V 電源JTAG/SW 接口 USB 接口高速無線調(diào)試器JTAG/SW 接口 目標(biāo) MCU 高速無線調(diào)試器接收端USB 接口 電腦端 高速無線調(diào)試器發(fā)送端無線模塊無線模塊2、MDK 配置教程注意：低版本 MDK 對(duì)高速無線調(diào)試器的支持不完善，推薦 MDK5.23及以上版本。MDK5.23~MDK5.26 對(duì)高速 DAP 的支持都有 bug，必須打補(bǔ)丁。參考“mdk 補(bǔ)丁”文件夾下的相關(guān)文檔解決。SWD 如果接3 線，請(qǐng)查看第 10 章，常見問題 1。要提高速度，參考 4.2 節(jié)配置無線參數(shù)為大包模式。如果無線通信不穩(wěn)定，參考常見問題 4。

標(biāo)簽： 高速無線調(diào)試器

上傳時(shí)間： 2022-06-04

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工廠採購管理系統(tǒng)

工廠採購管理系統(tǒng)，採用delphi+sqlserver開發(fā)，完全C/S架設(shè)，所有數(shù)據(jù)全部通過存儲(chǔ)過程活觸發(fā)器完成

標(biāo)簽： 系統(tǒng)

上傳時(shí)間： 2013-12-14

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基于FPGA的Viterbi譯碼器設(shè)計(jì)與實(shí)現(xiàn).rar

卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實(shí)現(xiàn)結(jié)構(gòu)比較簡(jiǎn)單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實(shí)現(xiàn)Viterbi譯碼器的設(shè)計(jì)方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計(jì)可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實(shí)意義。 本文設(shè)計(jì)了基于FPGA的高速Viterbi譯碼器。在對(duì)Viterbi譯碼算法深入研究的基礎(chǔ)上，重點(diǎn)研究了Viterbi譯碼器核心組成模塊的電路實(shí)現(xiàn)算法。本設(shè)計(jì)中分支度量計(jì)算模塊采用只計(jì)算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實(shí)現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(duì)(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運(yùn)用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測(cè)試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對(duì)各種模式的譯碼器進(jìn)行全面仿真驗(yàn)證，Xilinx ISE8.2i時(shí)序分析報(bào)告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺(tái)上進(jìn)一步測(cè)試譯碼器，譯碼器運(yùn)行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對(duì)本文設(shè)計(jì)的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計(jì)的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時(shí)間： 2013-06-24

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高速AD轉(zhuǎn)換器AD7654與單片機(jī)接口電路設(shè)計(jì)

模／數(shù)轉(zhuǎn)換是現(xiàn)代測(cè)控電路中非常重要的環(huán)節(jié)，它有并行和串行兩種數(shù)據(jù)輸出形式。目前，模／數(shù)轉(zhuǎn)換器ADC已被做成大規(guī)模集成電路，并有多種型號(hào)和種類可供選擇。本文介紹了AD7654的性能特點(diǎn)，并設(shè)計(jì)了AD76

標(biāo)簽： 7654 AD 高速AD轉(zhuǎn)換器 單片機(jī)接口

上傳時(shí)間： 2013-07-18

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光電隔離器6N137應(yīng)用

高速光電隔離器6N137應(yīng)用，高頻PWM輸出隔離器件

標(biāo)簽： 6N137 光電隔離器

上傳時(shí)間： 2013-04-24

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FPGA用于160Gbs高速光纖通信系統(tǒng)中PMD補(bǔ)償?shù)难芯?/a>

標(biāo)簽： FPGA 160 Gbs PMD

上傳時(shí)間： 2013-04-24

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