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高速觸發器

卷積編碼和維特比譯碼的FPGA實現

由于其很強的糾錯性能和適合硬件實現的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經廣泛應用于衛星通信系統。然而隨著航天事業的發展，衛星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結合在研項目，在編譯碼算法、編譯碼器的設計與實現、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設計下載到XILINX的Virtex2 FPGA內部進行功能和時序確認，最終在整個數據傳輸系統中測試其性能。本文所實現的維特比譯碼器速率達160Mbps，遠遠高于目前國內此領域內的相關產品速率。首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應的維特比譯碼器的回歸長度。其次，論文介紹了編解碼器的軟、硬件設計和調試一根據已知條件，使用VHDL語言和原理圖混合輸入的方式設計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設計問題，包括編譯碼的基本結構，各個模塊的功能及實現策略，編譯碼器的時序、邏輯綜合等；根據軟件仿真結果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設計。利用卷積碼本身的特點，結合FPGA內部結構，采用并行卷積編碼和譯碼運算，設計出高速編譯碼器；對軟、硬件分別進行驗證和調試，并將驗證后的軟件下載到FPGA進行電路級調試。最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設備在整個數據傳輸系統中測試其性能(與沒有采用糾錯編碼的數傳系統進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。

標簽： FPGA 卷積編碼譯碼

上傳時間： 2013-04-24

上傳用戶：mingaili888
基于DSP和FPGA平臺的數字化接收機

短波通信由于其固有的優點，在無線通信特別是軍事通信中有著很重要的應用，國內外對短波電臺以及高速調制解調器的研究也是相當多，然而有些硬件結構相似的電臺信號特征差異卻很大，這極大地限制了不同電臺間的互通互連。而軟件無線電用軟件代替部分硬件，可以通過不同軟件模塊來實現不同的功能，因此利用軟件無線電，可以在相同的硬件平臺上，實現多種短波數字化業務，而本文重點研究的就是基于軟件無線電的短波串行體制。　　首先對短波串行體制標準進行了詳細地研究，并對發射端實現方法進行了具體的說明。其次闡述了中頻數字接收機相關基本理論，在研究信號采樣理論、多速率數字信號處理理論、濾波器設計理論、FPGA硬件數字算法等基礎上，并結合實際應用要求，提出了適合于FPGA實現的數字化中頻處理系統方案，對系統進行了仿真，驗證了系統方案的可行性，然后通過Verilog編程完成了數字下變頻的FPGA實現，效果較好。最后對接收端的基帶處理方法進行了一些探索。　　

標簽： FPGA DSP 數字化接收機

上傳時間： 2013-07-19

上傳用戶：czh415
TLC5510應用

８位高速AD轉換器TLC5510的應用

標簽： 5510 TLC

上傳時間： 2013-12-16

上傳用戶：sc965382896
PCB設計經典資料

本文將接續介紹電源與功率電路基板，以及數字電路基板導線設計。寬帶與高頻電路基板導線設計a.輸入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器電路基板圖26 是由FET 輸入的高速OP 增幅器OPA656 構成的高輸入阻抗OP 增幅電路，它的gain取決于R1、R2，本電路圖的電路定數為2 倍。此外為改善平滑性特別追加設置可以加大噪訊gain，抑制gain-頻率特性高頻領域時峰值的R3。圖26 高輸入阻抗的寬帶OP增幅電路圖27 是高輸入阻抗OP 增幅器的電路基板圖案。降低高速OP 增幅器反相輸入端子與接地之間的浮游容量非常重要，所以本電路的浮游容量設計目標低于0.5pF。如果上述部位附著大浮游容量的話，會成為高頻領域的頻率特性產生峰值的原因，嚴重時頻率甚至會因為feedback 阻抗與浮游容量，造成feedback 信號的位相延遲，最后導致頻率特性產生波動現象。此外高輸入阻抗OP 增幅器輸入部位的浮游容量也逐漸成為問題，圖27 的電路基板圖案的非反相輸入端子部位無full ground設計，如果有外部噪訊干擾之虞時，接地可設計成網格狀(mesh)。圖28 是根據圖26 制成的OP 增幅器Gain－頻率特性測試結果，由圖可知即使接近50MHz頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。

標簽： PCB

上傳時間： 2013-11-13

上傳用戶：hebanlian
USB攝像頭微處理器硬件設計

USB2.0 攝像頭微處理器支持高速USB2.0 接口，內嵌強勁的圖像后處理單元，JPEG 高速編譯碼器，支持高達200 萬像素的CMOS 傳感器接口和CCD 傳感器接口，處理器設計的產品可以實現獨特的運動監測功能與臉部追蹤功能，這不僅大大加強了顯示效果，提高了畫面的品質，更拓展了PC 攝像頭的應用領域，如增強的實時視頻聊天功能和門禁監測系統。關鍵詞：USB2.0，微控制器，硬件設計1．引言USB2.0 攝像頭微處理器支持高速USB2.0 接口，內嵌強勁的圖像后處理單元，JPEG 高速編譯碼器，支持高達200 萬像素的CMOS 傳感器接口和CCD 傳感器接口，處理器設計的產品可以實現獨特的運動監測功能與臉部追蹤功能，這不僅大大加強了顯示效果，提高了畫面的品質，更拓展了PC 攝像頭的應用領域，如增強的實時視頻聊天功能和門禁監測系統。主要功能：USB2.0 高速傳輸并兼容USB1.1；高速圖像后處理單元；JPEG 高速編譯碼器；VGA 下30 幀／秒高速傳輸；CMOS／CCD 接口；內置8 比特微控制器。不儀具備以上的先進特性，還擁有以下多種可擴展性：多個GPIO 接口為增加連拍、LED 指示燈、快捷鍵等功能提供了無限可能；USB2.0 兼容USB1.1，為攝像頭的廣泛的使用增加了保障；支持多種操作系統，如64-bit Window，Windows XP，Linux，Mac，VxWorks,WinCE等等。以下就是對USB2.0 攝像頭微處理器的硬件設計方法及外圍電路分布的介紹。2．系統硬件設計2.1 振蕩器USB2.0 攝像頭微處理器的鐘頻是12MHz，外部時鐘頻率穩定性必須小于±50ppm。圖1 是振蕩器電路的設計參考圖。

標簽： USB 攝像頭微處理器硬件設計

上傳時間： 2014-01-16

上傳用戶：dumplin9
FPGA與ADC數字數據輸出的接口

　　現場可編程門陣列（FPGA）與模數轉換器（ADC）數字數據輸出的接口是一項常見的工程設計挑戰。此外，ADC使用多種多樣的數字數據樣式和標準，使這項挑戰更加復雜。本資料將告訴您有關在高速數據轉換器實現方案中使用LVDS的應用訣竅和技巧。

標簽： FPGA ADC 數字接口

上傳時間： 2013-10-09

上傳用戶：jackgao
用于RFID接收器的基帶電路

射頻識別 (RFID) 技術采用輻射和反射 RF 功率來識別和跟蹤各種目標。典型的 RFID 繫統由一個閱讀器和一個轉發器 (或標簽) 組成。

標簽： RFID 接收器基帶電路

上傳時間： 2013-11-17

上傳用戶：huyanju
UJA1078TW-高集成度的系統基礎芯片簡介

概述恩智浦半導體推出其第二代車載網絡CAN/LIN核的系統基礎芯片（SBC）UJA1078TW產品，實現了性能、功耗以及電子控制單元（ECU）成本的優化，惠及車身控制模塊、車內溫度控制、座椅控制、電動助力轉向（EPS）、自適應照明、雨量/光強傳感器、泊車輔助及傳輸模塊等廣泛的車載應用。UJA1078TW支持車載網絡互聯應用，這些應用通過使用高速CAN作為主網絡接口和LIN作為本地子總線來控制電源和傳感器設備。UJA1078TW SBC產品集成以下功能器件： 高速CAN收發器，可相互操作和向下兼容CAN收發器TJA1042，符合ISO 11898-2 和ISO 11898-5標準； LIN收發器，符合LIN 2.1、LIN2.0和SAE J2602標準，并兼容LIN1.3規范； 先進的獨立看門狗（UJA1078/ xx/WD版）； 250mA的電壓調節器，用于微控制器（3.3V或5V）及外部設備的可擴展穩壓器（V1）；還可配置外部PNP晶體管進行擴展，從而令電流輸出能力更強、耗散分布得到優化； 獨立的電壓調節器，用來給UJA1075TW芯片內部的CAN收發器供電； 串行外設接口（SPI）（全雙工）； 2個本地喚醒輸入端口，帶循環偏置選擇； 軟備件（Limp home）輸出端口。

標簽： 1078 UJA TW 高集成度

上傳時間： 2013-10-11

上傳用戶：zsjzc
FPGA與ADC數字數據輸出的接口

　　現場可編程門陣列（FPGA）與模數轉換器（ADC）數字數據輸出的接口是一項常見的工程設計挑戰。此外，ADC使用多種多樣的數字數據樣式和標準，使這項挑戰更加復雜。本資料將告訴您有關在高速數據轉換器實現方案中使用LVDS的應用訣竅和技巧。

標簽： FPGA ADC 數字接口

上傳時間： 2015-01-02

上傳用戶：athjac
PCB設計經典資料

本文將接續介紹電源與功率電路基板，以及數字電路基板導線設計。寬帶與高頻電路基板導線設計a.輸入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器電路基板圖26 是由FET 輸入的高速OP 增幅器OPA656 構成的高輸入阻抗OP 增幅電路，它的gain取決于R1、R2，本電路圖的電路定數為2 倍。此外為改善平滑性特別追加設置可以加大噪訊gain，抑制gain-頻率特性高頻領域時峰值的R3。圖26 高輸入阻抗的寬帶OP增幅電路圖27 是高輸入阻抗OP 增幅器的電路基板圖案。降低高速OP 增幅器反相輸入端子與接地之間的浮游容量非常重要，所以本電路的浮游容量設計目標低于0.5pF。如果上述部位附著大浮游容量的話，會成為高頻領域的頻率特性產生峰值的原因，嚴重時頻率甚至會因為feedback 阻抗與浮游容量，造成feedback 信號的位相延遲，最后導致頻率特性產生波動現象。此外高輸入阻抗OP 增幅器輸入部位的浮游容量也逐漸成為問題，圖27 的電路基板圖案的非反相輸入端子部位無full ground設計，如果有外部噪訊干擾之虞時，接地可設計成網格狀(mesh)。圖28 是根據圖26 制成的OP 增幅器Gain－頻率特性測試結果，由圖可知即使接近50MHz頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。

標簽： PCB

上傳時間： 2013-11-09

上傳用戶：z754970244